JP3116350B2 - 半導体レーザの製造方法 - Google Patents
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- H01S5/2277—Buried mesa structure ; Striped active layer mesa created by etching double channel planar buried heterostructure [DCPBH] laser
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Description
【０００１】
【発明の属する技術分野】本発明は、ｐｎｐｎサイリス
タからなる電流狭窄構造を有する半導体レーザに関す
る。
タからなる電流狭窄構造を有する半導体レーザに関す
る。
【０００２】
【従来の技術】選択成長で活性層が直接形成され、選択
成長でｐｎｐｎサイリスタブロック構造が形成された半
導体レーザは、半導体のエッチングを伴わないため精度
良く活性層幅を制御できることから、特性の均一性がよ
く、また再現性も良好である。
成長でｐｎｐｎサイリスタブロック構造が形成された半
導体レーザは、半導体のエッチングを伴わないため精度
良く活性層幅を制御できることから、特性の均一性がよ
く、また再現性も良好である。
【０００３】このような構造を有する従来の半導体レー
ザの例を図７に示す。この半導体レーザでは、ＭＱＷ活
性層４を含むストライプ内に電流を狭窄するため、その
両脇に、ｎ−ＩｎＰ基板１、ｐ−ＩｎＰブロック層７、
ｎ−ＩｎＰブロック層８、ｐ−ＩｎＰクラッド層９から
なるｐｎｐｎサイリスタブロック構造が形成されてい
る。これによりストライプの外側では電流の流れが阻止
される。
ザの例を図７に示す。この半導体レーザでは、ＭＱＷ活
性層４を含むストライプ内に電流を狭窄するため、その
両脇に、ｎ−ＩｎＰ基板１、ｐ−ＩｎＰブロック層７、
ｎ−ＩｎＰブロック層８、ｐ−ＩｎＰクラッド層９から
なるｐｎｐｎサイリスタブロック構造が形成されてい
る。これによりストライプの外側では電流の流れが阻止
される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術は、高温時や大電流注入時にｐｎｐｎサイリスタ
のターンオンが発生する等、必ずしも充分なブロック耐
圧が得られず、この点でなお改善の余地を有していた。
これは、導波路層の高さとの関係で、電流ブロック層の
膜厚には上限があり、サイリスタの耐圧を上げるのに最
も有効なブロック層厚の厚膜化が困難なことによる。
来技術は、高温時や大電流注入時にｐｎｐｎサイリスタ
のターンオンが発生する等、必ずしも充分なブロック耐
圧が得られず、この点でなお改善の余地を有していた。
これは、導波路層の高さとの関係で、電流ブロック層の
膜厚には上限があり、サイリスタの耐圧を上げるのに最
も有効なブロック層厚の厚膜化が困難なことによる。
【０００５】本発明は、ｐｎｐｎサイリスタのターンオ
ンを防止し、高温時や大電流注入時に充分なブロック耐
圧を示す半導体レーザを提供することを目的とする。
ンを防止し、高温時や大電流注入時に充分なブロック耐
圧を示す半導体レーザを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決する本発
明の半導体レーザの製造方法によれば、ｎ型基板上に活
性層が形成され、該活性層の両脇に第一のｐ型半導体
層、ｎ型半導体層、および第二のｐ型半導体層がこの順
で形成された半導体レーザであって、前記ｎ型基板と第
一のｐ型半導体層との間に、不純物濃度３×１０17ｃｍ
-3以下の低濃度ｎ型半導体層が設けられた半導体レーザ
を製造することができる。
明の半導体レーザの製造方法によれば、ｎ型基板上に活
性層が形成され、該活性層の両脇に第一のｐ型半導体
層、ｎ型半導体層、および第二のｐ型半導体層がこの順
で形成された半導体レーザであって、前記ｎ型基板と第
一のｐ型半導体層との間に、不純物濃度３×１０17ｃｍ
-3以下の低濃度ｎ型半導体層が設けられた半導体レーザ
を製造することができる。
【０００７】
【０００８】この半導体レーザにおける低濃度ｎ型半導
体層、第一のｐ型半導体層、ｎ型半導体層、および第二
のｐ型半導体層は、それぞれ図１におけるｎ-−ＩｎＰ
２、ｐ−ＩｎＰブロック層７、ｎ−ＩｎＰブロック層
８、ｐ−ＩｎＰクラッド層９に相当する。この半導体レ
ーザは、ｎ型基板と第一のｐ型半導体層（ｐ−ＩｎＰブ
ロック層７）との間に、不純物濃度３×１０17ｃｍ-3以
下の低濃度ｎ型半導体層（ｎ-−ＩｎＰ２）を設けてい
るため、第一のｐ型半導体層（ｐ−ＩｎＰブロック層
７）に対する電子の注入が抑制される。このため、第一
のｐ型半導体層（ｐ−ＩｎＰブロック層７）を突き抜け
てｎ型半導体層（ｎ−ＩｎＰブロック層８）にチャージ
アップする電子の数が減少し、高電流注入時や、高温時
のサイリスタの耐圧が向上する。
体層、第一のｐ型半導体層、ｎ型半導体層、および第二
のｐ型半導体層は、それぞれ図１におけるｎ-−ＩｎＰ
２、ｐ−ＩｎＰブロック層７、ｎ−ＩｎＰブロック層
８、ｐ−ＩｎＰクラッド層９に相当する。この半導体レ
ーザは、ｎ型基板と第一のｐ型半導体層（ｐ−ＩｎＰブ
ロック層７）との間に、不純物濃度３×１０17ｃｍ-3以
下の低濃度ｎ型半導体層（ｎ-−ＩｎＰ２）を設けてい
るため、第一のｐ型半導体層（ｐ−ＩｎＰブロック層
７）に対する電子の注入が抑制される。このため、第一
のｐ型半導体層（ｐ−ＩｎＰブロック層７）を突き抜け
てｎ型半導体層（ｎ−ＩｎＰブロック層８）にチャージ
アップする電子の数が減少し、高電流注入時や、高温時
のサイリスタの耐圧が向上する。
【０００９】また本発明の半導体レーザの製造方法によ
れば、ｐ型基板上に活性層が形成され、該活性層の両脇
に第一のｎ型半導体層、ｐ型半導体層、および第二のｎ
型半導体層がこの順で形成された半導体レーザであっ
て、前記ｐ型半導体層と前記第二のｎ型半導体層との間
に、不純物濃度３×１０17ｃｍ-3以下の低濃度ｎ型半導
体層が設けられたことを特徴とする半導体レーザを製造
することができる。
れば、ｐ型基板上に活性層が形成され、該活性層の両脇
に第一のｎ型半導体層、ｐ型半導体層、および第二のｎ
型半導体層がこの順で形成された半導体レーザであっ
て、前記ｐ型半導体層と前記第二のｎ型半導体層との間
に、不純物濃度３×１０17ｃｍ-3以下の低濃度ｎ型半導
体層が設けられたことを特徴とする半導体レーザを製造
することができる。
【００１０】
【００１１】この半導体レーザにおける、第一のｎ型半
導体層、ｐ型半導体層、および第二のｎ型半導体層、お
よび低濃度ｎ型半導体層は、それぞれ図５（ｄ）におけ
るｎ−ＩｎＰブロック層１０８、ｐ−ＩｎＰブロック層
１０９、ｎ−ＩｎＰクラッド層１１１、ｎ-−ＩｎＰ１
１２に相当する。この半導体レーザは、ｐ型半導体層
（ｐ−ＩｎＰブロック層１０９）と前記第二のｎ型半導
体層（ｎ−ＩｎＰクラッド層１１１）との間に、不純物
濃度３×１０17ｃｍ-3以下の低濃度ｎ型半導体層（ｎ-
−ＩｎＰ１１２）を設けているため、ｐ型半導体層（ｐ
−ＩｎＰブロック層１０９）に対する電子の注入が抑制
される。このため、ｐ型半導体層（ｐ−ＩｎＰブロック
層１０９）を突き抜けてｎ型半導体層（ｎ−ＩｎＰブロ
ック層１０８）にチャージアップする電子の数が減少
し、高電流注入時や、高温時のサイリスタの耐圧が向上
する。
導体層、ｐ型半導体層、および第二のｎ型半導体層、お
よび低濃度ｎ型半導体層は、それぞれ図５（ｄ）におけ
るｎ−ＩｎＰブロック層１０８、ｐ−ＩｎＰブロック層
１０９、ｎ−ＩｎＰクラッド層１１１、ｎ-−ＩｎＰ１
１２に相当する。この半導体レーザは、ｐ型半導体層
（ｐ−ＩｎＰブロック層１０９）と前記第二のｎ型半導
体層（ｎ−ＩｎＰクラッド層１１１）との間に、不純物
濃度３×１０17ｃｍ-3以下の低濃度ｎ型半導体層（ｎ-
−ＩｎＰ１１２）を設けているため、ｐ型半導体層（ｐ
−ＩｎＰブロック層１０９）に対する電子の注入が抑制
される。このため、ｐ型半導体層（ｐ−ＩｎＰブロック
層１０９）を突き抜けてｎ型半導体層（ｎ−ＩｎＰブロ
ック層１０８）にチャージアップする電子の数が減少
し、高電流注入時や、高温時のサイリスタの耐圧が向上
する。
【００１２】また本発明の半導体レーザの製造方法によ
れば、ｐｎｐｎサイリスタからなる電流狭窄構造を有
し、該ｐｎｐｎサイリスタの端部のｎ型領域に接するよ
うにｎ型電極が設けられた半導体レーザであって、該サ
イリスタの有するｐｎ接合面のうち、該ｎ電極側に位置
するｐｎ接合面に、不純物濃度３×１０17ｃｍ-3以下の
低濃度ｎ型半導体層が介在することを特徴とする半導体
レーザを製造することができる。
れば、ｐｎｐｎサイリスタからなる電流狭窄構造を有
し、該ｐｎｐｎサイリスタの端部のｎ型領域に接するよ
うにｎ型電極が設けられた半導体レーザであって、該サ
イリスタの有するｐｎ接合面のうち、該ｎ電極側に位置
するｐｎ接合面に、不純物濃度３×１０17ｃｍ-3以下の
低濃度ｎ型半導体層が介在することを特徴とする半導体
レーザを製造することができる。
【００１３】この半導体レーザによれば、ｎ電極側に位
置するｐｎ接合面に、不純物濃度３×１０17ｃｍ-3以下
の低濃度ｎ型半導体層を介在させているため、ｐ型半導
体領域への電子の注入が抑制される。このため、ｐ型半
導体領域を突き抜けてｎ型半導体領域にチャージアップ
する電子の数が減少し、高電流注入時や、高温時のサイ
リスタの耐圧が向上する。
置するｐｎ接合面に、不純物濃度３×１０17ｃｍ-3以下
の低濃度ｎ型半導体層を介在させているため、ｐ型半導
体領域への電子の注入が抑制される。このため、ｐ型半
導体領域を突き抜けてｎ型半導体領域にチャージアップ
する電子の数が減少し、高電流注入時や、高温時のサイ
リスタの耐圧が向上する。
【００１４】また本発明によれば、ｎ型基板上に不純物
濃度３×１０17ｃｍ-3以下の低濃度ｎ型半導体層を形成
した後、所定箇所をマスクしてｎ型不純物をイオン注入
することにより該低濃度ｎ型半導体層の一部を不純物濃
度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3の高濃度ｎ型
半導体層に変換する工程と、該高濃度ｎ型半導体層の上
に活性層を含む光導波路層を形成する工程と、該低濃度
ｎ型半導体層の上に第一のｐ型半導体層、およびｎ型半
導体層をこの順で形成する工程と、該光導波路層および
該ｎ型半導体層の上に第二のｐ型半導体層を形成する工
程とを含むことを特徴とする半導体レーザの製造方法が
提供される。
濃度３×１０17ｃｍ-3以下の低濃度ｎ型半導体層を形成
した後、所定箇所をマスクしてｎ型不純物をイオン注入
することにより該低濃度ｎ型半導体層の一部を不純物濃
度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3の高濃度ｎ型
半導体層に変換する工程と、該高濃度ｎ型半導体層の上
に活性層を含む光導波路層を形成する工程と、該低濃度
ｎ型半導体層の上に第一のｐ型半導体層、およびｎ型半
導体層をこの順で形成する工程と、該光導波路層および
該ｎ型半導体層の上に第二のｐ型半導体層を形成する工
程とを含むことを特徴とする半導体レーザの製造方法が
提供される。
【００１５】本発明によれば、低濃度ｎ型半導体層を備
えた耐圧性に優れる半導体レーザを、簡便な工程で生産
性良く製造することができる。
えた耐圧性に優れる半導体レーザを、簡便な工程で生産
性良く製造することができる。
【００１６】また本発明によれば、ｎ型基板上の所定箇
所に不純物濃度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3
の高濃度ｎ型半導体層を形成する工程と、該高濃度ｎ型
半導体層を埋め込むように不純物濃度３×１０17ｃｍ-3
以下の低濃度ｎ型半導体層を形成する工程と、該高濃度
ｎ型半導体層および該低濃度ｎ型半導体層に対し化学的
機械的研磨またはドライエッチングを行い、該高濃度ｎ
型半導体層を露出させる工程と、該高濃度ｎ型半導体層
の上部に活性層を含む光導波路層を形成する工程と、該
低濃度ｎ型半導体層の上に第一のｐ型半導体層、および
ｎ型半導体層をこの順で形成する工程と、該光導波路層
および該ｎ型半導体層の上に第二のｐ型半導体層を形成
する工程とを含むことを特徴とする半導体レーザの製造
方法が提供される。
所に不純物濃度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3
の高濃度ｎ型半導体層を形成する工程と、該高濃度ｎ型
半導体層を埋め込むように不純物濃度３×１０17ｃｍ-3
以下の低濃度ｎ型半導体層を形成する工程と、該高濃度
ｎ型半導体層および該低濃度ｎ型半導体層に対し化学的
機械的研磨またはドライエッチングを行い、該高濃度ｎ
型半導体層を露出させる工程と、該高濃度ｎ型半導体層
の上部に活性層を含む光導波路層を形成する工程と、該
低濃度ｎ型半導体層の上に第一のｐ型半導体層、および
ｎ型半導体層をこの順で形成する工程と、該光導波路層
および該ｎ型半導体層の上に第二のｐ型半導体層を形成
する工程とを含むことを特徴とする半導体レーザの製造
方法が提供される。
【００１７】本発明によれば、結晶欠陥等の少ない低濃
度ｎ型半導体層を形成することができる。
度ｎ型半導体層を形成することができる。
【００１８】なお、上述の半導体レーザの製造方法にお
いて、高濃度ｎ型半導体層の不純物濃度は、５×１０17
ｃｍ-3〜５×１０18ｃｍ-3であるが、サイリスタとして
の機能を確保しつつ簡便な工程で成膜を行うことができ
るようにするため、通常は１×１０18ｃｍ-3〜３×１０
18ｃｍ-3程度とする。
いて、高濃度ｎ型半導体層の不純物濃度は、５×１０17
ｃｍ-3〜５×１０18ｃｍ-3であるが、サイリスタとして
の機能を確保しつつ簡便な工程で成膜を行うことができ
るようにするため、通常は１×１０18ｃｍ-3〜３×１０
18ｃｍ-3程度とする。
【００１９】
【発明の実施の形態】本発明において、低濃度ｎ型半導
体層の不純物濃度は３×１０17ｃｍ-3以下とするが、好
ましくは１×１０17ｃｍ-3以下とする。このようにする
ことによって、隣接するｐ型半導体層への電子の注入が
さらに効果的に抑制され、高電流注入時や、高温時のサ
イリスタの耐圧がより一層向上する。上記不純物濃度の
下限については特に制限がないが、ｐ型不純物によるオ
ートドープが発生しない程度の濃度とすることが好まし
い。たとえば１×１０15ｃｍ-3以上とする。
体層の不純物濃度は３×１０17ｃｍ-3以下とするが、好
ましくは１×１０17ｃｍ-3以下とする。このようにする
ことによって、隣接するｐ型半導体層への電子の注入が
さらに効果的に抑制され、高電流注入時や、高温時のサ
イリスタの耐圧がより一層向上する。上記不純物濃度の
下限については特に制限がないが、ｐ型不純物によるオ
ートドープが発生しない程度の濃度とすることが好まし
い。たとえば１×１０15ｃｍ-3以上とする。
【００２０】本発明において、低濃度ｎ型半導体層の厚
みは、好ましくは０．５μｍ以上、さらに好ましくは１
μｍ以上とする。厚みを薄くしすぎると、電子低濃度ｎ
型半導体層を突き抜けるトンネル現象が発生する場合が
ある。厚みの上限は、半導体レーザの構成を損なわない
限り特に制限が無い。たとえば図１の半導体レーザの例
では、基板最下部まで低濃度ｎ型半導体層が広がってい
ても良い。
みは、好ましくは０．５μｍ以上、さらに好ましくは１
μｍ以上とする。厚みを薄くしすぎると、電子低濃度ｎ
型半導体層を突き抜けるトンネル現象が発生する場合が
ある。厚みの上限は、半導体レーザの構成を損なわない
限り特に制限が無い。たとえば図１の半導体レーザの例
では、基板最下部まで低濃度ｎ型半導体層が広がってい
ても良い。
【００２１】低濃度ｎ型半導体層に導入されるｎ型不純
物としては、Ｓｉ、Ｓ、Ｓｅなどが挙げられる。
物としては、Ｓｉ、Ｓ、Ｓｅなどが挙げられる。
【００２２】本発明において、低濃度ｎ型半導体層は、
たとえば図１の半導体レーザのようにｐｎ接合面の全面
にわたって形成されることが好ましい。このようにする
ことによってｐ型半導体層への電子の注入がより効果的
に抑制される。
たとえば図１の半導体レーザのようにｐｎ接合面の全面
にわたって形成されることが好ましい。このようにする
ことによってｐ型半導体層への電子の注入がより効果的
に抑制される。
【００２３】
【実施例】以下、実施例により本発明についてさらに詳
細に説明する。
細に説明する。
【００２４】（実施例１）図１に本実施例に係る半導体
レーザの断面図を示す。この半導体レーザは、高濃度
（１〜３×１０18ｃｍ-3）のｎ−ＩｎＰ基板１の中に、
部分的に低濃度（１×１０17ｃｍ-3）のｎ-−ＩｎＰ領
域２（幅３〜５μｍ、厚さ０．５〜１μｍ）が設けられ
ている。高濃度基板と直接接するようにＭＱＷ活性層４
を含む導波路層６（幅１．２〜１．６μｍ）が形成され
ている。一方、低濃度領域のｎ-−ＩｎＰ領域２に接す
るようにｐ−ＩｎＰブロック層７（濃度４〜６×１０17
ｃｍ-3、厚さ０．６μｍ）が形成され、その上にｎ−Ｉ
ｎＰブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ
０．６μｍ）が形成されている。これらを埋め込むよう
に、ｐ−ＩｎＰ埋め込み層９（濃度１〜２×１０18ｃｍ
-3、厚さ２．５μｍ）が形成され、その上にｐ−ＩｎＧ
ａＡｓキャップ層１０（濃度１〜２×１０19ｃｍ-3、厚
さ０．２μｍ）が設けられている。ｎ側およびｐ側に電
極１１が設けられている。
レーザの断面図を示す。この半導体レーザは、高濃度
（１〜３×１０18ｃｍ-3）のｎ−ＩｎＰ基板１の中に、
部分的に低濃度（１×１０17ｃｍ-3）のｎ-−ＩｎＰ領
域２（幅３〜５μｍ、厚さ０．５〜１μｍ）が設けられ
ている。高濃度基板と直接接するようにＭＱＷ活性層４
を含む導波路層６（幅１．２〜１．６μｍ）が形成され
ている。一方、低濃度領域のｎ-−ＩｎＰ領域２に接す
るようにｐ−ＩｎＰブロック層７（濃度４〜６×１０17
ｃｍ-3、厚さ０．６μｍ）が形成され、その上にｎ−Ｉ
ｎＰブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ
０．６μｍ）が形成されている。これらを埋め込むよう
に、ｐ−ＩｎＰ埋め込み層９（濃度１〜２×１０18ｃｍ
-3、厚さ２．５μｍ）が形成され、その上にｐ−ＩｎＧ
ａＡｓキャップ層１０（濃度１〜２×１０19ｃｍ-3、厚
さ０．２μｍ）が設けられている。ｎ側およびｐ側に電
極１１が設けられている。
【００２５】活性層直下の部分は高濃度のｎ−ＩｎＰで
あり、活性層に流れ込む電子に対する直列抵抗は低く抑
えられている。一方、ｐ−ＩｎＰブロック層に接する部
分は低濃度のＩｎＰになっているためｐ−ＩｎＰブロッ
ク層に注入される電子の数は抑制される構造になってい
る。
あり、活性層に流れ込む電子に対する直列抵抗は低く抑
えられている。一方、ｐ−ＩｎＰブロック層に接する部
分は低濃度のＩｎＰになっているためｐ−ＩｎＰブロッ
ク層に注入される電子の数は抑制される構造になってい
る。
【００２６】ｎ基板側に電子に対する狭窄構造を有して
いるため、ｐ−ＩｎＰブロック層に対する電子の注入率
が抑制され、ｐ−ＩｎＰ電流ブロック層を突き抜けて，
ｎ−ＩｎＰ電流ブロック層にチャージアップする電子の
数が減少する。このため、高電流注入時や、高温時のサ
イリスタの耐圧が改善される。
いるため、ｐ−ＩｎＰブロック層に対する電子の注入率
が抑制され、ｐ−ＩｎＰ電流ブロック層を突き抜けて，
ｎ−ＩｎＰ電流ブロック層にチャージアップする電子の
数が減少する。このため、高電流注入時や、高温時のサ
イリスタの耐圧が改善される。
【００２７】（実施例２）本実施例について図２を参照
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｎ−ＩｎＰ基板１の上に、低濃度（１×１０17ｃｍ-3）
のｎ-−ＩｎＰ２（厚さ０．５〜１μｍ）を形成する
（図２（ａ））。次に、誘電体膜からなる一対の成長阻
止マスク（ＳｉＯ2５１）をホトリソグラフィ法で形成
する（図２（ｂ））。成長阻止マスクとしては、ＳｉＯ
2の他にＳｉＮ等を用いることができる。成長阻止マス
ク幅は３〜５μｍ、活性層を形成する開口部の幅は１．
０〜１．６μｍとする。この成長阻止マスクをマスクと
してイオンインプランテーション（例えばＳｉ）を用
い、低濃度ｎ-−ＩｎＰ層を一部を残して高濃度化（１
〜２×１０18ｃｍ-3）する（図２（ｃ））。
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｎ−ＩｎＰ基板１の上に、低濃度（１×１０17ｃｍ-3）
のｎ-−ＩｎＰ２（厚さ０．５〜１μｍ）を形成する
（図２（ａ））。次に、誘電体膜からなる一対の成長阻
止マスク（ＳｉＯ2５１）をホトリソグラフィ法で形成
する（図２（ｂ））。成長阻止マスクとしては、ＳｉＯ
2の他にＳｉＮ等を用いることができる。成長阻止マス
ク幅は３〜５μｍ、活性層を形成する開口部の幅は１．
０〜１．６μｍとする。この成長阻止マスクをマスクと
してイオンインプランテーション（例えばＳｉ）を用
い、低濃度ｎ-−ＩｎＰ層を一部を残して高濃度化（１
〜２×１０18ｃｍ-3）する（図２（ｃ））。
【００２８】次に選択成長によりＭＱＷ活性層６、ｎ−
ＩｎＰクラッド層３（濃度１〜２×１０18ｃｍ-3、厚さ
０．１〜０．２μｍ）、ｐ−ＩｎＰクラッド層５（濃度
５〜７×１０17ｃｍ-3、厚さ０．１〜０．２μｍ）を形
成する（図２（ｄ））。ＭＱＷ活性層４は、ｎ−ＩｎＧ
ａＡｓＰ ＳＣＨ層（組成１．１３μｍ、濃度１〜２×
１０18ｃｍ-3、厚さ６０ｎｍ）、７層の歪ＩｎＧａＡｓ
Ｐ量子井戸層（０．７％圧縮歪み、厚さ４．５ｎｍ）、
ＩｎＧａＡｓＰ障壁層（組成１．１３μｍ、厚さ７ｎ
ｍ）、ｕ−ＩｎＧａＡｓＰ ＳＣＨ層（組成１．１３μ
ｍ、厚さ６０ｎｍ）により構成されている。
ＩｎＰクラッド層３（濃度１〜２×１０18ｃｍ-3、厚さ
０．１〜０．２μｍ）、ｐ−ＩｎＰクラッド層５（濃度
５〜７×１０17ｃｍ-3、厚さ０．１〜０．２μｍ）を形
成する（図２（ｄ））。ＭＱＷ活性層４は、ｎ−ＩｎＧ
ａＡｓＰ ＳＣＨ層（組成１．１３μｍ、濃度１〜２×
１０18ｃｍ-3、厚さ６０ｎｍ）、７層の歪ＩｎＧａＡｓ
Ｐ量子井戸層（０．７％圧縮歪み、厚さ４．５ｎｍ）、
ＩｎＧａＡｓＰ障壁層（組成１．１３μｍ、厚さ７ｎ
ｍ）、ｕ−ＩｎＧａＡｓＰ ＳＣＨ層（組成１．１３μ
ｍ、厚さ６０ｎｍ）により構成されている。
【００２９】更に、この導波路層直上にのみ成長阻止マ
スクを形成し、その両脇にｐ−ＩｎＰブロック層７（濃
度４〜６×１０17ｃｍ-3、厚さ０．６μｍ）、ｎ−Ｉｎ
Ｐブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ０．
６μｍ）を順次形成する（図２（ｅ））。その後、全体
をｐ−ＩｎＰクラッド層９（濃度１×１０18ｃｍ-3、厚
さ２μｍ）で埋め込み、最後にｐ+−ＩｎＧａＡｓキャ
ップ層（濃度１×１０1 9ｃｍ-3、厚さ０．２μｍ）を形
成する。
スクを形成し、その両脇にｐ−ＩｎＰブロック層７（濃
度４〜６×１０17ｃｍ-3、厚さ０．６μｍ）、ｎ−Ｉｎ
Ｐブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ０．
６μｍ）を順次形成する（図２（ｅ））。その後、全体
をｐ−ＩｎＰクラッド層９（濃度１×１０18ｃｍ-3、厚
さ２μｍ）で埋め込み、最後にｐ+−ＩｎＧａＡｓキャ
ップ層（濃度１×１０1 9ｃｍ-3、厚さ０．２μｍ）を形
成する。
【００３０】この方法によれば、イオンインプランテー
ションと選択成長の成長阻止マスクが共通であるので、
セルフアラインに活性層直下の領域を高濃度に、ｐブロ
ック層直下の領域を低濃度にすることができる。
ションと選択成長の成長阻止マスクが共通であるので、
セルフアラインに活性層直下の領域を高濃度に、ｐブロ
ック層直下の領域を低濃度にすることができる。
【００３１】つづいて共振器長３００μｍに劈開し、前
方端面にＳｉＯ2膜による端面保護膜（反射率３０
％）、後方端面にＳｉＯ2／α−Ｓｉ多層膜による高反
射膜を形成する。ボロンナイトライドヒートシンクにジ
ャンクションダウンでマウントして光出力特性を測定し
たところ、１．３μｍで発振し、室温で閾値７ｍＡ、ス
ロープ効率０．５Ｗ／Ａ、８５℃で閾値１５ｍＡ、スロ
ープ効率０．４Ｗ／Ａ、光出力１４ｍＷの駆動電流が６
０ｍＡと良好な特性を示した。ｐ−ＩｎＰブロック層の
直下の領域の不純物濃度が１×１０18ｃｍ-3である従来
の半導体レーザの場合、光出力１４ｍＷの駆動電流は７
０ｍＡであった。この半導体レーザは良好な高温特性を
示すことが確認された。
方端面にＳｉＯ2膜による端面保護膜（反射率３０
％）、後方端面にＳｉＯ2／α−Ｓｉ多層膜による高反
射膜を形成する。ボロンナイトライドヒートシンクにジ
ャンクションダウンでマウントして光出力特性を測定し
たところ、１．３μｍで発振し、室温で閾値７ｍＡ、ス
ロープ効率０．５Ｗ／Ａ、８５℃で閾値１５ｍＡ、スロ
ープ効率０．４Ｗ／Ａ、光出力１４ｍＷの駆動電流が６
０ｍＡと良好な特性を示した。ｐ−ＩｎＰブロック層の
直下の領域の不純物濃度が１×１０18ｃｍ-3である従来
の半導体レーザの場合、光出力１４ｍＷの駆動電流は７
０ｍＡであった。この半導体レーザは良好な高温特性を
示すことが確認された。
【００３２】（実施例３）本実施例について図３を参照
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｎ−ＩｎＰ基板１の上に、誘電体膜からなる一対の成長
阻止マスク（ＳｉＯ2５１）をホトリソグラフィ法で形
成する（図３（ａ））。成長阻止マスクとしては、Ｓｉ
Ｏ2の他にＳｉＮ等を用いることができる。この場合の
成長阻止マスク幅は５〜８μｍ、開口部の幅は１．２〜
１．６μｍとする。ここに高濃度（１〜３×１０18ｃｍ
-3）ｎ−ＩｎＰ２１を選択成長する（図３（ｂ））。次
に選択成長阻止マスクをエッチオフし、低濃度（１×１
０17ｃｍ-3）ｎ-−ＩｎＰ２で全体を埋め込む（図３
（ｃ））。つづいて機械的化学的研磨で高濃度ｎ+−Ｉ
ｎＰ２１の一部が表面に露出するまで平坦化する（図３
（ｄ））。ここで、干渉露光法もしくはＥＢ露光法でλ
／４シフト回折格子２２を形成する。回折格子のピッチ
は約２０３ｎｍ、深さは５０ｎｍとする。
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｎ−ＩｎＰ基板１の上に、誘電体膜からなる一対の成長
阻止マスク（ＳｉＯ2５１）をホトリソグラフィ法で形
成する（図３（ａ））。成長阻止マスクとしては、Ｓｉ
Ｏ2の他にＳｉＮ等を用いることができる。この場合の
成長阻止マスク幅は５〜８μｍ、開口部の幅は１．２〜
１．６μｍとする。ここに高濃度（１〜３×１０18ｃｍ
-3）ｎ−ＩｎＰ２１を選択成長する（図３（ｂ））。次
に選択成長阻止マスクをエッチオフし、低濃度（１×１
０17ｃｍ-3）ｎ-−ＩｎＰ２で全体を埋め込む（図３
（ｃ））。つづいて機械的化学的研磨で高濃度ｎ+−Ｉ
ｎＰ２１の一部が表面に露出するまで平坦化する（図３
（ｄ））。ここで、干渉露光法もしくはＥＢ露光法でλ
／４シフト回折格子２２を形成する。回折格子のピッチ
は約２０３ｎｍ、深さは５０ｎｍとする。
【００３３】次に、再度、ＳｉＯ2５１をホトリソグラ
フィ法で形成する。この場合の成長阻止マスク幅は３〜
５μｍ、活性層を形成する開口部の幅は１．２〜１．６
μｍとし、この開口部が高濃度のｎ−ＩｎＰ２１に位置
するように配置する。つづいて選択成長によりｎ−Ｉｎ
ＧａＡｓＰガイド層２３（濃度１〜２×１０18ｃｍ-3、
組成１．１３μｍ、厚さ６０ｎｍ）、ｎ−ＩｎＰスペー
サ層２４（濃度１〜２×１０18ｃｍ-3、厚さ６０ｎ
ｍ）、ＭＱＷ活性層４、ｐ−ＩｎＰクラッド層５（濃度
５〜７×１０17ｃｍ-3、厚さ０．１〜０．２μｍ）を含
む導波路層を形成する（図３（ｅ））。回折格子の埋め
込み後の高さは２７ｎｍとなるように結晶成長の成長温
度までの待機時間、ＰＨ3とＡｓＨ3の流量を調整する。
ＭＱＷ活性層４はｎ−ＩｎＧａＡｓＰ ＳＣＨ層（組成
１．１３μｍ、濃度１〜２×１０18ｃｍ-3、厚さ２０ｎ
ｍ）、１０層の歪ＩｎＧａＡｓＰ量子井戸層（０．９％
圧縮歪み、厚さ４ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成
１．１３μｍ、厚さ７ｎｍ）、ｕ−ＩｎＧａＡｓＰ Ｓ
ＣＨ層（組成１．１３μｍ、厚さ６０ｎｍ）により構成
されている。
フィ法で形成する。この場合の成長阻止マスク幅は３〜
５μｍ、活性層を形成する開口部の幅は１．２〜１．６
μｍとし、この開口部が高濃度のｎ−ＩｎＰ２１に位置
するように配置する。つづいて選択成長によりｎ−Ｉｎ
ＧａＡｓＰガイド層２３（濃度１〜２×１０18ｃｍ-3、
組成１．１３μｍ、厚さ６０ｎｍ）、ｎ−ＩｎＰスペー
サ層２４（濃度１〜２×１０18ｃｍ-3、厚さ６０ｎ
ｍ）、ＭＱＷ活性層４、ｐ−ＩｎＰクラッド層５（濃度
５〜７×１０17ｃｍ-3、厚さ０．１〜０．２μｍ）を含
む導波路層を形成する（図３（ｅ））。回折格子の埋め
込み後の高さは２７ｎｍとなるように結晶成長の成長温
度までの待機時間、ＰＨ3とＡｓＨ3の流量を調整する。
ＭＱＷ活性層４はｎ−ＩｎＧａＡｓＰ ＳＣＨ層（組成
１．１３μｍ、濃度１〜２×１０18ｃｍ-3、厚さ２０ｎ
ｍ）、１０層の歪ＩｎＧａＡｓＰ量子井戸層（０．９％
圧縮歪み、厚さ４ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成
１．１３μｍ、厚さ７ｎｍ）、ｕ−ＩｎＧａＡｓＰ Ｓ
ＣＨ層（組成１．１３μｍ、厚さ６０ｎｍ）により構成
されている。
【００３４】更に、この導波路層直上にのみ成長阻止マ
スクを形成し、その両脇に、ｐ−ＩｎＰブロック層７
（濃度４〜６×１０17ｃｍ-3、厚さ０．４μｍ）、ｎ−
ＩｎＰブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ
０．５μｍ）を順次形成する（図２（ｅ））。更に全体
をｐ−ＩｎＰクラッド層９（濃度１×１０18ｃｍ-3、厚
さ２μｍ）で埋め込み、最後にｐ+−ＩｎＧａＡｓキャ
ップ層（濃度１×１０19ｃｍ-3、厚さ０．２μｍ）を形
成する。λ／４シフト位置がペレットの中央にくるよう
に共振器長３００μｍで劈開し、両端面にＳｉＮ単層膜
からなるＡＲコートを施す。アルミナイトライドヒート
シンクにジャンクションアップでマウントし光出力特性
を測定したところ、室温で閾値１０ｍＡ、スロープ効率
０．３５Ｗ／Ａ、８５℃で閾値２０ｍＡ、スロープ効率
０．２５Ｗ／Ａ、光出力１０ｍＷの駆動電流が６５ｍＡ
と良好な特性を示した。また、発振波長は１．３μｍで
副モード抑圧比は５０ｄＢと良好なシングルモード発振
をした。ｐ−ＩｎＰブロック層直下の領域の不純物濃度
が１×１０18ｃｍ-3の従来の半導体レーザの場合、光出
力１０ｍＷの駆動電流は８０ｍＡであった。この半導体
レーザは良好な高温特性を示すことが確認された。
スクを形成し、その両脇に、ｐ−ＩｎＰブロック層７
（濃度４〜６×１０17ｃｍ-3、厚さ０．４μｍ）、ｎ−
ＩｎＰブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ
０．５μｍ）を順次形成する（図２（ｅ））。更に全体
をｐ−ＩｎＰクラッド層９（濃度１×１０18ｃｍ-3、厚
さ２μｍ）で埋め込み、最後にｐ+−ＩｎＧａＡｓキャ
ップ層（濃度１×１０19ｃｍ-3、厚さ０．２μｍ）を形
成する。λ／４シフト位置がペレットの中央にくるよう
に共振器長３００μｍで劈開し、両端面にＳｉＮ単層膜
からなるＡＲコートを施す。アルミナイトライドヒート
シンクにジャンクションアップでマウントし光出力特性
を測定したところ、室温で閾値１０ｍＡ、スロープ効率
０．３５Ｗ／Ａ、８５℃で閾値２０ｍＡ、スロープ効率
０．２５Ｗ／Ａ、光出力１０ｍＷの駆動電流が６５ｍＡ
と良好な特性を示した。また、発振波長は１．３μｍで
副モード抑圧比は５０ｄＢと良好なシングルモード発振
をした。ｐ−ＩｎＰブロック層直下の領域の不純物濃度
が１×１０18ｃｍ-3の従来の半導体レーザの場合、光出
力１０ｍＷの駆動電流は８０ｍＡであった。この半導体
レーザは良好な高温特性を示すことが確認された。
【００３５】（実施例４）本実施例について図４を参照
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｎ−ＩｎＰ基板１の上に、低濃度（１×１０17ｃｍ-3）
のｎ-−ＩｎＰ（厚さ０．５〜１μｍ）２を形成する
（図４（ａ））。次に、誘電体膜からなる一対の成長阻
止マスク（ＳｉＯ2５１）をホトリソグラフィ法で形成
する（図４（ｂ））。成長阻止マスクとしては、ＳｉＯ
2の他にＳｉＮ等を用いることができる。成長阻止マス
ク幅は３〜５μｍ、開口部の幅は１．２〜１．６μｍと
する。この成長阻止マスクをマスクとして前記低濃度ｎ
−ＩｎＰ層の一部をドライエッチを用いて削除する（図
４（ｃ））。
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｎ−ＩｎＰ基板１の上に、低濃度（１×１０17ｃｍ-3）
のｎ-−ＩｎＰ（厚さ０．５〜１μｍ）２を形成する
（図４（ａ））。次に、誘電体膜からなる一対の成長阻
止マスク（ＳｉＯ2５１）をホトリソグラフィ法で形成
する（図４（ｂ））。成長阻止マスクとしては、ＳｉＯ
2の他にＳｉＮ等を用いることができる。成長阻止マス
ク幅は３〜５μｍ、開口部の幅は１．２〜１．６μｍと
する。この成長阻止マスクをマスクとして前記低濃度ｎ
−ＩｎＰ層の一部をドライエッチを用いて削除する（図
４（ｃ））。
【００３６】次に、選択成長によりｎ−ＩｎＰクラッド
層３（濃度１〜２×１０18ｃｍ-3、厚さ０．１〜０．２
μｍ）、ＭＱＷ活性層４、ｐ−ＩｎＰクラッド層５（濃
度５〜７×１０17ｃｍ-3、厚さ０．１〜０．２μｍ）を
含む導波路層６を形成する（図３（ｄ））。ＭＱＷ活性
層は、ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（組成１．１３μ
ｍ、濃度１〜２×１０18ｃｍ-3、厚さ３３ｎｍ）、５層
の歪ＩｎＧａＡｓＰ量子井戸層（０．８％圧縮歪み、厚
さ４．５ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成１．２μ
ｍ、厚さ７ｎｍ）、ｕ−ＩｎＧａＡｓＰ ＳＣＨ層（組
成１．１３μｍ、厚さ３３ｎｍ）により構成されてい
る。
層３（濃度１〜２×１０18ｃｍ-3、厚さ０．１〜０．２
μｍ）、ＭＱＷ活性層４、ｐ−ＩｎＰクラッド層５（濃
度５〜７×１０17ｃｍ-3、厚さ０．１〜０．２μｍ）を
含む導波路層６を形成する（図３（ｄ））。ＭＱＷ活性
層は、ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（組成１．１３μ
ｍ、濃度１〜２×１０18ｃｍ-3、厚さ３３ｎｍ）、５層
の歪ＩｎＧａＡｓＰ量子井戸層（０．８％圧縮歪み、厚
さ４．５ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成１．２μ
ｍ、厚さ７ｎｍ）、ｕ−ＩｎＧａＡｓＰ ＳＣＨ層（組
成１．１３μｍ、厚さ３３ｎｍ）により構成されてい
る。
【００３７】更に、この導波路層直上にのみ成長阻止マ
スクを形成し、その両脇にｐ−ＩｎＰブロック層７（濃
度４〜６×１０17ｃｍ-3、厚さ０．６μｍ）、ｎ−Ｉｎ
Ｐブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ０．
６μｍ）を順次形成する（図４（ｅ））。更に全体をｐ
−ＩｎＰクラッド層９（濃度１×１０18ｃｍ-3、厚さ２
μｍ）で埋め込み、最後にｐ+−ＩｎＧａＡｓキャップ
層（濃度１×１０19ｃｍ-3、厚さ０．２μｍ）を形成す
る。
スクを形成し、その両脇にｐ−ＩｎＰブロック層７（濃
度４〜６×１０17ｃｍ-3、厚さ０．６μｍ）、ｎ−Ｉｎ
Ｐブロック層８（濃度７〜９×１０17ｃｍ-3、厚さ０．
６μｍ）を順次形成する（図４（ｅ））。更に全体をｐ
−ＩｎＰクラッド層９（濃度１×１０18ｃｍ-3、厚さ２
μｍ）で埋め込み、最後にｐ+−ＩｎＧａＡｓキャップ
層（濃度１×１０19ｃｍ-3、厚さ０．２μｍ）を形成す
る。
【００３８】この方法によればドライエッチと選択成長
の成長阻止マスクは共通であるのでセルフアライン的に
活性層の直下は高濃度に、ｐブロック層の直下は低濃度
にする事ができる。共振器長１２００μｍに劈開し、前
方端面にＳｉＯ2膜によるＡＲ膜（反射率６％）、後方
端面にＳｉＯ2／α−Ｓｉ多層膜による高反射膜（反射
率９０％）を形成する。ボロンナイトライドヒートシン
クにジャンクションダウンでマウントして光出力特性を
測定したところ、１．４８μｍで発振し、室温で駆動電
流５００ｍＡで光出力２１０ｍＷを得た。ｐ−ＩｎＰブ
ロック層の直下の領域が１×１０18ｃｍ-3である従来の
半導体レーザ場合、光出力は１８０ｍＷであった。この
半導体レーザは良好な高出力特性を示すことが確認され
た。これは大電流注入時においてもｐ−ＩｎＰブロック
層への電子の注入が抑えられているためサイリスタの耐
圧が向上したためである。
の成長阻止マスクは共通であるのでセルフアライン的に
活性層の直下は高濃度に、ｐブロック層の直下は低濃度
にする事ができる。共振器長１２００μｍに劈開し、前
方端面にＳｉＯ2膜によるＡＲ膜（反射率６％）、後方
端面にＳｉＯ2／α−Ｓｉ多層膜による高反射膜（反射
率９０％）を形成する。ボロンナイトライドヒートシン
クにジャンクションダウンでマウントして光出力特性を
測定したところ、１．４８μｍで発振し、室温で駆動電
流５００ｍＡで光出力２１０ｍＷを得た。ｐ−ＩｎＰブ
ロック層の直下の領域が１×１０18ｃｍ-3である従来の
半導体レーザ場合、光出力は１８０ｍＷであった。この
半導体レーザは良好な高出力特性を示すことが確認され
た。これは大電流注入時においてもｐ−ＩｎＰブロック
層への電子の注入が抑えられているためサイリスタの耐
圧が向上したためである。
【００３９】（実施例５）本実施例について図５を参照
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｐ−ＩｎＰ基板１０１の上に、低濃度（７×１０17ｃｍ
-3）のｐ-−ＩｎＰ（厚さ２μｍ）１０２を形成する。
次に、誘電体膜（ＳｉＯ2やＳｉＮ）の一対の成長阻止
マスクをホトリソグラフィ法で形成する。この場合の成
長阻止マスク幅は３〜５μｍ、活性層を形成する開口部
の幅は１．２〜１．６μｍとする。選択成長によりｐ−
ＩｎＰクラッド層１０３（濃度７×１０18ｃｍ-3、厚さ
０．１〜０．２μｍ）、ＭＱＷ活性層１０４、ｎ−Ｉｎ
Ｐクラッド層１０５（濃度１×１０18ｃｍ-3、厚さ０．
１〜０．２μｍ）を含む導波路層１０６を形成する。Ｍ
ＱＷ活性層はｕ−ＩｎＧａＡｓＰ ＳＣＨ層（組成１．
１３μｍ、濃度７×１０17ｃｍ-3、厚さ３３ｎｍ）、５
層の歪ＩｎＧａＡｓＰ量子井戸層（１％圧縮歪み、厚さ
４．５ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成１．２μ
ｍ、厚さ７ｎｍ）、ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（組
成１．１３μｍ、厚さ３３ｎｍ）からなる。
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｐ−ＩｎＰ基板１０１の上に、低濃度（７×１０17ｃｍ
-3）のｐ-−ＩｎＰ（厚さ２μｍ）１０２を形成する。
次に、誘電体膜（ＳｉＯ2やＳｉＮ）の一対の成長阻止
マスクをホトリソグラフィ法で形成する。この場合の成
長阻止マスク幅は３〜５μｍ、活性層を形成する開口部
の幅は１．２〜１．６μｍとする。選択成長によりｐ−
ＩｎＰクラッド層１０３（濃度７×１０18ｃｍ-3、厚さ
０．１〜０．２μｍ）、ＭＱＷ活性層１０４、ｎ−Ｉｎ
Ｐクラッド層１０５（濃度１×１０18ｃｍ-3、厚さ０．
１〜０．２μｍ）を含む導波路層１０６を形成する。Ｍ
ＱＷ活性層はｕ−ＩｎＧａＡｓＰ ＳＣＨ層（組成１．
１３μｍ、濃度７×１０17ｃｍ-3、厚さ３３ｎｍ）、５
層の歪ＩｎＧａＡｓＰ量子井戸層（１％圧縮歪み、厚さ
４．５ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成１．２μ
ｍ、厚さ７ｎｍ）、ｎ−ＩｎＧａＡｓＰ ＳＣＨ層（組
成１．１３μｍ、厚さ３３ｎｍ）からなる。
【００４０】更に、この導波路層直上にのみ成長阻止マ
スクを形成し、その両脇にｐ−ＩｎＰ（濃度４〜６×１
０17ｃｍ-3、厚さ０．２μｍ）１０７、ｎ−ＩｎＰブロ
ック層８（濃度７〜９×１０17ｃｍ-3、厚さ０．６μ
ｍ）１０８ 、ｐ−ＩｎＰブロック層７（濃度４〜６×
１０17ｃｍ-3、厚さ０．６μｍ）１０９、ｐ−ＩｎＧａ
ＡｓＰエッチングストッパー層（組成１．１０μｍ、厚
さ０．１μｍ）１１０を順次形成する。更に全体をｎ−
ＩｎＰクラッド層（濃度１×１０18ｃｍ-3、厚さ２μ
ｍ）１１１で埋め込む（図５（ａ））。
スクを形成し、その両脇にｐ−ＩｎＰ（濃度４〜６×１
０17ｃｍ-3、厚さ０．２μｍ）１０７、ｎ−ＩｎＰブロ
ック層８（濃度７〜９×１０17ｃｍ-3、厚さ０．６μ
ｍ）１０８ 、ｐ−ＩｎＰブロック層７（濃度４〜６×
１０17ｃｍ-3、厚さ０．６μｍ）１０９、ｐ−ＩｎＧａ
ＡｓＰエッチングストッパー層（組成１．１０μｍ、厚
さ０．１μｍ）１１０を順次形成する。更に全体をｎ−
ＩｎＰクラッド層（濃度１×１０18ｃｍ-3、厚さ２μ
ｍ）１１１で埋め込む（図５（ａ））。
【００４１】次に活性層直上にＳｉＯ2のマスク（幅２
μｍ）１１２をホトリソグラフィ法で形成し（図５
（ｂ））、選択エッチングを用いてｎ−ＩｎＰを部分的
にエッチングする（図５（ｃ））。エッチングストッパ
ー層１１０があるために、エッチングはブロック層には
及ばない。更にこのＳｉＯ2マスクを用い、低濃度ｎ−
ＩｎＰで全体を平坦に埋め込む（図５（ｄ））。最後に
ＳｉＯ2マスクを取り去る（図５（ｅ））。
μｍ）１１２をホトリソグラフィ法で形成し（図５
（ｂ））、選択エッチングを用いてｎ−ＩｎＰを部分的
にエッチングする（図５（ｃ））。エッチングストッパ
ー層１１０があるために、エッチングはブロック層には
及ばない。更にこのＳｉＯ2マスクを用い、低濃度ｎ−
ＩｎＰで全体を平坦に埋め込む（図５（ｄ））。最後に
ＳｉＯ2マスクを取り去る（図５（ｅ））。
【００４２】共振器長９００μｍに劈開し、前方端面に
ＳｉＯ2膜によるＡＲ膜（反射率６％）、後方端面にＳ
ｉＯ2／α−Ｓｉ多層膜による高反射膜（反射率９０
％）を形成する。ボロンナイトライドヒートシンクにジ
ャンクションアップでマウントして光出力特性を測定し
たところ、１．５５μｍで発振し、室温でパルス駆動電
流１Ａ（パルス幅１ｎｓｅｃ、ｄｕｔｙ１％）で光出力
３００ｍＷを得た。これは大電流注入時においてもｐ−
ＩｎＰブロック層への電子の注入が抑えられているため
サイリスタの耐圧が向上したためである。
ＳｉＯ2膜によるＡＲ膜（反射率６％）、後方端面にＳ
ｉＯ2／α−Ｓｉ多層膜による高反射膜（反射率９０
％）を形成する。ボロンナイトライドヒートシンクにジ
ャンクションアップでマウントして光出力特性を測定し
たところ、１．５５μｍで発振し、室温でパルス駆動電
流１Ａ（パルス幅１ｎｓｅｃ、ｄｕｔｙ１％）で光出力
３００ｍＷを得た。これは大電流注入時においてもｐ−
ＩｎＰブロック層への電子の注入が抑えられているため
サイリスタの耐圧が向上したためである。
【００４３】（実施例６）本実施例について図６を参照
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｐ−ＩｎＰ基板１０１の上に、低濃度（７×１０17ｃｍ
-3）のｐ-−ＩｎＰ（厚さ２μｍ）１０２を形成する。
次に、誘電体膜（ＳｉＯ2やＳｉＮ）の一対の成長阻止
マスクをホトリソグラフィ法で形成する。この場合の成
長阻止マスク幅は３〜５μｍ、活性層を形成する開口部
の幅は１．２〜１．６μｍとする。選択成長によりｐ−
ＩｎＰクラッド層１０３（濃度７×１０18ｃｍ-3、厚さ
０．１〜０．２μｍ）、ＭＱＷ活性層１０４、ｎ−Ｉｎ
Ｐクラッド層１０５（濃度１×１０18ｃｍ-3、厚さ０．
１〜０．２μｍ）を含む導波路層１０６を形成する。こ
の場合のＭＱＷ活性層はｕ−ＩｎＧａＡｓＰ ＳＣＨ層
（組成１．０５μｍ、濃度７×１０17ｃｍ-3、厚さ３３
ｎｍ）、５層の歪ＩｎＧａＡｓＰ量子井戸層（１％圧縮
歪み、厚さ４．５ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成
１．１３μｍ、厚さ７ｎｍ）、ｎ−ＩｎＧａＡｓＰ Ｓ
ＣＨ層（組成１．０５μｍ、厚さ３３ｎｍ）からなる。
更に、この導波路層直上にのみ成長阻止マスクを形成
し、ｐ−ＩｎＰ（濃度４〜６×１０17ｃｍ-3、厚さ０．
２μｍ）１０７、ｎ−ＩｎＰブロック層８（濃度７〜９
×１０17ｃｍ-3、厚さ０．６μｍ）１０８ 、ｐ−Ｉｎ
Ｐブロック層７（濃度４〜６×１０17ｃｍ-3、厚さ０．
６μｍ）１０９を順次形成する。更に全体をｎ−ＩｎＰ
クラッド層（濃度１×１０17ｃｍ-3、厚さ２μｍ）１１
３で埋め込む（図６（ａ））。次に、活性層直上に窓が
開くようにＳｉＯ2のマスク（幅２μｍ）をホトリソグ
ラフィ法で形成し（図６（ｂ））、イオンインプランテ
ーション（例えばＳｉ）を用い、活性層直上のみを高濃
度化（１〜２×１０18ｃｍ-3）する（図６（ｃ））。
して説明する。まず高濃度（１〜３×１０18ｃｍ -3）の
ｐ−ＩｎＰ基板１０１の上に、低濃度（７×１０17ｃｍ
-3）のｐ-−ＩｎＰ（厚さ２μｍ）１０２を形成する。
次に、誘電体膜（ＳｉＯ2やＳｉＮ）の一対の成長阻止
マスクをホトリソグラフィ法で形成する。この場合の成
長阻止マスク幅は３〜５μｍ、活性層を形成する開口部
の幅は１．２〜１．６μｍとする。選択成長によりｐ−
ＩｎＰクラッド層１０３（濃度７×１０18ｃｍ-3、厚さ
０．１〜０．２μｍ）、ＭＱＷ活性層１０４、ｎ−Ｉｎ
Ｐクラッド層１０５（濃度１×１０18ｃｍ-3、厚さ０．
１〜０．２μｍ）を含む導波路層１０６を形成する。こ
の場合のＭＱＷ活性層はｕ−ＩｎＧａＡｓＰ ＳＣＨ層
（組成１．０５μｍ、濃度７×１０17ｃｍ-3、厚さ３３
ｎｍ）、５層の歪ＩｎＧａＡｓＰ量子井戸層（１％圧縮
歪み、厚さ４．５ｎｍ）、ＩｎＧａＡｓＰ障壁層（組成
１．１３μｍ、厚さ７ｎｍ）、ｎ−ＩｎＧａＡｓＰ Ｓ
ＣＨ層（組成１．０５μｍ、厚さ３３ｎｍ）からなる。
更に、この導波路層直上にのみ成長阻止マスクを形成
し、ｐ−ＩｎＰ（濃度４〜６×１０17ｃｍ-3、厚さ０．
２μｍ）１０７、ｎ−ＩｎＰブロック層８（濃度７〜９
×１０17ｃｍ-3、厚さ０．６μｍ）１０８ 、ｐ−Ｉｎ
Ｐブロック層７（濃度４〜６×１０17ｃｍ-3、厚さ０．
６μｍ）１０９を順次形成する。更に全体をｎ−ＩｎＰ
クラッド層（濃度１×１０17ｃｍ-3、厚さ２μｍ）１１
３で埋め込む（図６（ａ））。次に、活性層直上に窓が
開くようにＳｉＯ2のマスク（幅２μｍ）をホトリソグ
ラフィ法で形成し（図６（ｂ））、イオンインプランテ
ーション（例えばＳｉ）を用い、活性層直上のみを高濃
度化（１〜２×１０18ｃｍ-3）する（図６（ｃ））。
【００４４】共振器長９００μｍに劈開し、前方端面に
ＳｉＯ2膜によるＡＲ膜（反射率６％）、後方端面にＳ
ｉＯ2／α−Ｓｉ多層膜による高反射膜（反射率９０
％）を形成する。ボロンナイトライドヒートシンクにジ
ャンクションアップでマウントして光出力特性を測定し
たところ、１．３μｍで発振し、室温でパルス駆動電流
１Ａ（パルス幅１ｎｓｅｃ、ｄｕｔｙ１％）で光出力４
００ｍＷを得た。これは大電流注入時においてもｐ−Ｉ
ｎＰブロック層への電子の注入が抑えられているためサ
イリスタの耐圧が向上したためである。
ＳｉＯ2膜によるＡＲ膜（反射率６％）、後方端面にＳ
ｉＯ2／α−Ｓｉ多層膜による高反射膜（反射率９０
％）を形成する。ボロンナイトライドヒートシンクにジ
ャンクションアップでマウントして光出力特性を測定し
たところ、１．３μｍで発振し、室温でパルス駆動電流
１Ａ（パルス幅１ｎｓｅｃ、ｄｕｔｙ１％）で光出力４
００ｍＷを得た。これは大電流注入時においてもｐ−Ｉ
ｎＰブロック層への電子の注入が抑えられているためサ
イリスタの耐圧が向上したためである。
【００４５】
【発明の効果】以上説明したように本発明によれば、ｐ
ｎ接合面に不純物濃度３×１０17ｃｍ -3以下の低濃度ｎ
型半導体層が設けられているため、高電流注入時や高温
でのブロック耐圧が向上し、飽和出力が増大するととも
に高温での駆動電流が低下して素子の寿命が向上する。
ｎ接合面に不純物濃度３×１０17ｃｍ -3以下の低濃度ｎ
型半導体層が設けられているため、高電流注入時や高温
でのブロック耐圧が向上し、飽和出力が増大するととも
に高温での駆動電流が低下して素子の寿命が向上する。
【図１】本発明の半導体レーザの断面構造を示す図であ
る。
る。
【図２】本発明の半導体レーザの製造方法を示す模式的
工程断面図である。
工程断面図である。
【図３】本発明の半導体レーザの製造方法を示す模式的
工程断面図である。
工程断面図である。
【図４】本発明の半導体レーザの製造方法を示す模式的
工程断面図である。
工程断面図である。
【図５】本発明の半導体レーザの製造方法を示す模式的
工程断面図である。
工程断面図である。
【図６】本発明の半導体レーザの製造方法を示す模式的
工程断面図である。
工程断面図である。
【図７】従来の半導体レーザの断面構造を示す図であ
る。
る。
１ ｎ−ＩｎＰ基板 ２ ｎ-−ＩｎＰ ３ ｎ−ＩｎＰクラッド層 ４ ＭＱＷ活性層 ５ ｐ−ＩｎＰクラッド層 ６ 導波路層 ７ ｐ−ＩｎＰブロック層 ８ ｎ−ＩｎＰブロック層 ９ ｐ−ＩｎＰクラッド層 １０ ｐ−ＩｎＧａＡｓキャップ層 １１ 電極 ２１ ｎ+−ＩｎＰ ２２ 回折格子 ２３ ｎ−ＩｎＧａＡｓＰガイド層 ５１ ＳｉＯ2 １０１ ｐ−ＩｎＰ基板 １０２ ｐ-−ＩｎＰバッファ １０３ ｐ−ＩｎＰクラッド層 １０４ ＭＱＷ活性層 １０５ ｎ−ＩｎＰクラッド層 １０７ ｐ−ＩｎＰブロック層 １０８ ｎ−ＩｎＰブロック層 １０９ ｐ−ＩｎＰクラッド層 １１０ ＩｎＧａＡｓＰエッチングストッパ層 １１１ ｎ−ＩｎＰクラッド層 １５２ ＳｉＯ2 ７０１ ｎ−ＩｎＰ基板 ７０２ ｎ-−ＩｎＰ ７０３ ｎ−ＩｎＰクラッド層 ７０４ ＭＱＷ活性層 ７０５ ｐ−ＩｎＰクラッド層 ７０６ 導波路層 ７０７ ｐ−ＩｎＰブロック層 ７０８ ｎ−ＩｎＰブロック層 ７０９ ｐ−ＩｎＰクラッド層 ７１０ ｐ−ＩｎＧａＡｓキャップ層 ７１１ 電極
Claims (3)
- 【請求項１】 ｎ型基板上に不純物濃度３×１０17ｃｍ
-3以下の低濃度ｎ型半導体層を形成した後、所定箇所を
マスクしてｎ型不純物をイオン注入することにより該低
濃度ｎ型半導体層の一部を不純物濃度が５×１０17ｃｍ
-3〜５×１０18ｃｍ-3の高濃度ｎ型半導体層に変換する
工程と、 該高濃度ｎ型半導体層の上に活性層を含む光導波路層を
形成する工程と、 該低濃度ｎ型半導体層の上に第一のｐ型半導体層、およ
びｎ型半導体層をこの順で形成する工程と、 該光導波路層および該ｎ型半導体層の上に第二のｐ型半
導体層を形成する工程とを含むことを特徴とする半導体
レーザの製造方法。 - 【請求項２】 ｎ型基板上の所定箇所に不純物濃度が５
×１０17ｃｍ-3〜５×１０18ｃｍ-3の高濃度ｎ型半導体
層を形成する工程と、 該高濃度ｎ型半導体層を埋め込むように不純物濃度３×
１０17ｃｍ-3以下の低濃度ｎ型半導体層を形成する工程
と、 該高濃度ｎ型半導体層および該低濃度ｎ型半導体層を化
学的機械的研磨またはドライエッチングを行い該高濃度
ｎ型半導体層を露出させる工程と、 該高濃度ｎ型半導体層の上に活性層を含む光導波路層を
形成する工程と、 該低濃度ｎ型半導体層の上に第一のｐ型半導体層、およ
びｎ型半導体層をこの順で形成する工程と、 該光導波路層および該ｎ型半導体層の上に第二のｐ型半
導体層を形成する工程とを含むことを特徴とする半導体
レーザの製造方法。 - 【請求項３】 前記低濃度ｎ型半導体層の不純物濃度が
１×１０17ｃｍ-3以下であることを特徴とする請求項１
または２に記載の半導体レーザの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168601A JP3116350B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体レーザの製造方法 |
| US09/924,604 US6589806B2 (en) | 1998-06-16 | 2001-08-09 | Method of fabricating semiconductor laser for preventing turn-on of pnpn thyrister |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10168601A JP3116350B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体レーザの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000004065A JP2000004065A (ja) | 2000-01-07 |
| JP3116350B2 true JP3116350B2 (ja) | 2000-12-11 |
Family
ID=15871089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10168601A Expired - Fee Related JP3116350B2 (ja) | 1998-06-16 | 1998-06-16 | 半導体レーザの製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3116350B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05286634A (ja) * | 1992-04-15 | 1993-11-02 | Tokyo Kihan:Kk | 印刷回路基板用基材の連続集積方法及び連続集積装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020059076A1 (en) * | 2000-06-02 | 2002-05-16 | Grainger Jeffry J. | Computer-implemented method for securing intellectual property |
| JP3912117B2 (ja) * | 2002-01-17 | 2007-05-09 | ソニー株式会社 | 結晶成長方法、半導体発光素子及びその製造方法 |
| US7440666B2 (en) * | 2004-02-25 | 2008-10-21 | Avago Technologies Fiber Ip (Singapore) Pte. Ltd. | Buried heterostucture device having integrated waveguide grating fabricated by single step MOCVD |
| US7184640B2 (en) * | 2004-02-25 | 2007-02-27 | Avago Technologies Fiber Ip (Singapore) Pte. Ltd. | Buried heterostructure device fabricated by single step MOCVD |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59124183A (ja) | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 発光半導体装置 |
| JP2768842B2 (ja) | 1991-01-22 | 1998-06-25 | 三菱電機株式会社 | 半導体レーザ |
| JP3098582B2 (ja) | 1991-09-06 | 2000-10-16 | 松下電子工業株式会社 | 半導体発光素子 |
| JPH05299771A (ja) | 1992-04-17 | 1993-11-12 | Nec Corp | 半導体レーザダイオード |
| JP2718342B2 (ja) * | 1993-05-28 | 1998-02-25 | 日本電気株式会社 | 半導体レーザ及びその製造方法 |
| JPH0786678A (ja) * | 1993-05-31 | 1995-03-31 | Mitsubishi Electric Corp | 半導体レーザ装置 |
| JPH08130341A (ja) | 1994-10-31 | 1996-05-21 | Oki Electric Ind Co Ltd | 半導体レーザ |
| JPH08213691A (ja) | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体レーザ |
| US5847415A (en) * | 1995-03-31 | 1998-12-08 | Nec Corporation | Light emitting device having current blocking structure |
| JP2998629B2 (ja) | 1995-03-31 | 2000-01-11 | 日本電気株式会社 | 光半導体装置とその製造方法 |
| JP2982685B2 (ja) | 1996-03-28 | 1999-11-29 | 日本電気株式会社 | 光半導体装置 |
| JP3186645B2 (ja) | 1997-04-30 | 2001-07-11 | 日本電気株式会社 | 半導体レーザ及びその製造方法 |
| JP3225943B2 (ja) * | 1999-01-22 | 2001-11-05 | 日本電気株式会社 | 半導体レーザ及びその製造方法 |
-
1998
- 1998-06-16 JP JP10168601A patent/JP3116350B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-09 US US09/924,604 patent/US6589806B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05286634A (ja) * | 1992-04-15 | 1993-11-02 | Tokyo Kihan:Kk | 印刷回路基板用基材の連続集積方法及び連続集積装置 |
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| Publication number | Publication date |
|---|---|
| US6589806B2 (en) | 2003-07-08 |
| JP2000004065A (ja) | 2000-01-07 |
| US20020027934A1 (en) | 2002-03-07 |
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