KR20020018137A - 반도체 레이저 소자 및 그 제조 방법 - Google Patents

반도체 레이저 소자 및 그 제조 방법 Download PDF

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Abstract

p-AlGaInP 제1 클래드층 상, 릿지부 측면 및 창 영역의 상측에서의 릿지부 상면의 영역에 n-GaAs 전류 블록층이 형성된다. 단부면 근방의 영역에서의 p-GaAs 캡층에 융기부가 형성되고, 단부면 근방에서의 제1 전극의 영역에 융기 영역이 형성된다. 제1 전극의 융기 영역 사이의 영역 상에 융기 영역의 높이보다 큰 두께를 갖는 제2 전극이 형성된다.

Description

반도체 레이저 소자 및 그 제조 방법{SEMICONDUCTOR LASER DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 방열체 상에 부착되는 반도체 레이저 소자 및 그 제조 방법에 관한 것이다.
고출력 반도체 레이저 소자는 기록 가능한 광 디스크 시스템의 광원으로서 불가결하고, 높은 신뢰성이 요구된다. 반도체 레이저 소자의 고출력화를 제한하는 요인으로서, COD(광학적 손상; Catastrophic Optical Damage)가 있다. 이 COD는 다음과 같은 사이클로 발생한다고 생각된다.
우선, 고밀도에 표면 준위가 존재하는 공진기의 단부면에 전류를 주입하면, 이 준위를 통해 비발광 재결합이 생겨서 발열이 생긴다. 이 발열에 의해 단면부의에너지 갭이 감소하여 광 흡수가 생기고, 발열이 더욱 커진다. 이 사이클을 반복함으로써 단부면의 온도가 상승하여 결정이 용해된다.
이러한 COD를 억제하는 방법으로서, 단부면 전류 비주입 구조나 Zn 확산에 의한 창 구조가 ELECTRONICS LETTERS, Vol.33, No.12, pp.1084-1086, 1997이나 IEEE JOURNAL OF QUANTUM ELECTRONICS, Vol.29, No.6, pp.1824-1829, 1993에 개시되어 있다.
도 10은 단부면 전류 비주입 구조를 갖는 종래의 반도체 레이저 소자의 일부 노치 사시도이다. 도 11은 창 구조를 갖는 종래의 반도체 레이저 소자의 일부 노치 사시도이다.
도 10 및 도 11에 있어서 n-GaAs 기판(31) 상에 n-GaInP 버퍼층(32), n-AlGaInP 클래드층(33), 양자 웰 활성층(34) 및 p-AlGaInP 제1 클래드층(35)이 순서대로 형성되어 있다.
p-AlGaInP 제1 클래드층(35) 상의 스트라이프형 영역에 p-AlGaInP 제2 클래드층(36) 및 p-GaInP 컨택트층(37)이 순서대로 형성되어 있다. 이들 p-AlGaInP 제2 클래드층(36) 및 p-GaInP 컨택트층(37)이 릿지부 R을 구성한다.
p-AlGaInP 제1 클래드층(35) 상 및 릿지부 R의 양측면에 n-GaAs 전류 블록층 (38)이 형성되어 있다. 또한, n-GaAs 전류 블록층(38)은 양단면 근방에서의 릿지부 R의 상면 영역에도 형성되어 있다.
n-GaAs 전류 블록층(38) 상 및 릿지부 R상에 p-GaAs 캡층(39)이 형성되어 있다.
이와 같이 하여 n-GaAs 기판(31) 상에 복수의 층(32∼39)으로 이루어진 레이저 소자 구조(60)가 형성되어 있다. n-GaAs 기판(31)의 이면에는 n 전극(42)이 형성되어 있다. 레이저 소자 구조(60)의 상면에는 p 전극(도시하지 않음)이 형성된다.
상기한 바와 같이 공진기의 단부면의 근방에서의 릿지부 R의 상면 영역에 n-GaAs 전류 블록층(38)이 형성되어 있기 때문에, 단부면 근방의 영역에 전류가 주입되지 않는다. 그에 따라, COD가 억제된다.
특히, 도 11의 반도체 레이저 소자에 있어서는 양자 웰 활성층(34)의 단부면 근방의 영역에 Zn의 확산에 의한 Zn 확산 영역(43)이 설치되어 있다. 그에 따라, 단부면 근방의 양자 웰 활성층(34)의 영역에 대역 갭이 넓어지는 창 구조가 형성된다. 따라서, 단부면 근방에서 광 흡수가 발생하지 않고, COD가 더욱 억제된다.
도 12는 도 10 또는 도 11의 레이저 소자 구조를 갖는 종래의 고출력 반도체 레이저 소자의 모식적 외관 사시도이고, 도 13은 도 12의 반도체 레이저 소자의 모식적 평면도이고, 도 14는 도 12의 반도체 레이저 소자의 공진기 길이 방향의 모식적 단면도이다.
도 10 및 도 11에 도시한 레이저 소자 구조(60)에서는 릿지부 R의 상면 중, 단부면 근방의 영역에만 n-GaAs 전류 블록층(38)이 형성되어 있기 때문에, 단부면 근방의 영역에서의 p-GaAs 캡층(39)에 융기부(50)가 형성되어 있다.
또한, 도 12∼도 14에 도시한 바와 같이 레이저 소자 구조(60)의 상면에 p 전극(41)이 형성되어 있다. 융기부(50)에 기인하여 p 전극(41)에도 융기 영역(51)이 형성되어 있다. 또, 융기부(50) 및 융기 영역(51)의 하측에서의 양자 웰 활성층(34)의 단부면에 레이저광의 출사점(53)이 위치한다.
도 15는 도 12의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 공진기 길이 방향의 모식적 단면도이고, 도 16은 도 12의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 모식적 정면도이다.
도 15 및 도 16에 도시한 바와 같이 도 12의 반도체 레이저 소자(300)를 p 전극(41)을 아래로 향하여 서브 마운트(400)의 상면에 정션 다운으로 부착한 경우, p 전극(41)의 융기부(51)만이 서브 마운트(400)의 상면에 접촉한다. 그 때문에, 다이 본딩 시 또는 와이어 본딩 시에 반도체 레이저 소자(300)의 단부면 근방의 부분에 국소적으로 큰 스트레스가 가해진다. 또한, p 전극(41)과 서브 마운트(400)와의 접촉 면적이 제한되기 때문에, 양호한 방열 특성이 얻어지지 않고, 접착 강도도 낮게 된다. 또한, 서브 마운트(400) 상에 반도체 레이저 소자(300)가 기운 상태에서 부착되는 경우도 있다. 그 결과, 반도체 레이저 소자(300)의 신뢰성이 저하한다.
본 발명의 목적은 상면에 융기부를 구비하고, 또한 신뢰성이 높은 반도체 레이저 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 국면에 따른 반도체 레이저 소자는 기판과, 기판 상에 형성됨과 함께 공진기를 구성하는 활성층을 포함하는 레이저 소자 구조와, 레이저 소자 구조 상에 형성된 전극층을 구비하고, 레이저 소자 구조는 상면에 융기부를 구비하고, 전극층은 융기부 상의 영역에서 0 이상의 제1 막 두께를 갖고, 융기부를 제외한 영역에서 제1 막 두께보다 큰 제2 막 두께를 갖는다.
여기서, 제1 막 두께를 0, 즉 융기부에는 전극층을 형성하지 않은 구조로서도 좋다.
그 반도체 레이저 소자에 있어서는 기판 상에 활성층을 포함하는 레이저 소자 구조가 형성되고, 레이저 소자 구조 상에 전극층이 형성되어 있다. 전극층의 막 두께는 레이저 소자 구조의 융기부를 제외한 영역에서 융기부의 영역에 비하여 커지고 있다. 그에 따라, 반도체 레이저 소자를 전극층을 아래로 향하여 방열체의 상면에 정션 다운으로 부착한 경우, 전극층이 방열체에 넓은 면적에서 접촉한다. 그 때문에, 스트레스가 반도체 레이저 소자의 특정 부분에 가해지지 않고, 반도체 레이저 소자의 전체에 분산되어 저감된다. 또한, 전극층과 방열체와의 접촉 면적이 커지기 때문에, 방열 특성이 양호하게 됨과 함께, 접착 강도가 향상된다. 또한, 반도체 레이저 소자가 거의 기울지 않고 방열체 상에 안정적으로 고정된다. 그 결과, 반도체 레이저 소자의 신뢰성이 향상된다.
제2 막 두께는 융기부의 높이와 제1 막 두께와의 합계 이상인 것이 바람직하다. 그에 따라, 반도체 레이저 소자를 전극층을 아래로 향하여 방열체의 상면에 정션 다운으로 부착한 경우, 전극층의 상면의 전체가 방열체의 상면에 접촉한다. 그 때문에, 스트레스가 반도체 레이저 소자의 특정 부분에 가해지지 않고, 반도체 레이저 소자의 전체에 충분히 분산되어 저감된다. 또한, 전극층과 방열체와의 접촉 면적이 충분히 커지기 때문에, 방열 특성이 더욱 양호하게 됨과 함께, 접착 강도가 더욱 향상된다. 또한, 반도체 레이저 소자가 기울지 않고 방열체 상에 보다 안정적으로 고정된다. 그 결과, 반도체 레이저 소자의 신뢰성이 더욱 향상된다.
전극층은 레이저 소자 구조의 상면에 융기부 중 적어도 일부를 피복하도록 형성된 제1 전극과, 융기부에 기인하여 제1 전극에 형성된 융기 영역을 제외하고 제1 전극 상에 형성된 제2 전극을 포함하여도 좋다.
이 경우, 제1 전극에는 레이저 소자 구조의 융기부에 기인하여 융기 영역이 형성된다. 그래서, 제2 전극이 제1 전극의 융기 영역을 제외한 영역에 형성된다. 그에 따라, 반도체 레이저 소자를 제2 전극을 아래로 향하여 방열체의 상면에 정션 다운으로 부착한 경우, 제2 전극 상면이 넓은 면적이 방열체의 상면에 접촉한다.
제1 전극 및 제2 전극은 다른 재료에 의해 형성되어도 좋고, 또는 동일한 재료에 의해 형성되어도 좋다.
레이저 소자 구조는 제1 도전형의 클래드층과, 활성층과, 제2 도전형의 클래드층을 순서대로 포함하고, 제2 도전형의 클래드층은 평탄부와, 평탄부 상의 스트라이프형 영역에 형성된 릿지부를 구비하고, 레이저 소자 구조는 릿지부 양측의 평탄부 상, 릿지부 측면 및 릿지부 상면의 공진기 단부면측의 영역에 형성된 제1 도전형의 전류 블록층을 더 포함하고, 융기부는 릿지부 상면의 단부면측의 영역에 형성된 전류 블록층의 부분에 기인하여 형성되어도 좋다.
이 경우, 제1 도전형의 전류 블록층은 릿지부 양측의 평탄부 상, 릿지부 측면 및 릿지부 상면의 공진기 단부면측의 영역에 형성되어 있기 때문에, 전극층으로부터 주입된 전류가 공진기 단부면측의 영역을 제외하고 릿지부에 주입된다.
이와 같이 공진기 단부면 근방의 영역에 전류가 주입되지 않기 때문에, COD가 억제된다. 그 결과, 고출력의 반도체 레이저 소자가 실현된다.
융기부는 양방의 공진기 단부면측에 형성된 한 쌍의 융기 부분으로 이루어져도 좋다.
활성층은 양자 웰 구조를 갖고, 활성층의 공진기 단부면측의 영역은 활성층의 다른 영역보다 큰 대역 갭을 가져도 좋다.
이 경우, 활성층의 단부면 근방의 영역에 큰 대역 갭을 갖는 창 구조가 형성된다. 따라서, 공진기 단부면 근방에서 광 흡수가 발생하지 않고, COD가 더욱 억제된다. 따라서, 고출력의 반도체 레이저 소자가 실현된다.
활성층의 공진기 단부면측의 영역은 불순물 도입에 의해 활성층의 다른 영역보다 큰 대역 갭을 가져도 좋다.
이 경우, 활성층의 단부면 근방의 영역에서 불순물 도입에 의해 양자 웰 구조가 무질서화되어 큰 대역 갭을 갖는 창 구조가 형성된다. 따라서, 공진기 단부면 근방에서 광 흡수가 발생하지 않고, COD가 더욱 억제된다. 따라서, 고출력의 반도체 레이저 소자가 더욱 실현된다.
여기서, 활성층이 질서 구조, 소위 자연 초격자를 구비하고, 이 활성층의 단부면 근방에만 불순물을 도입하고, 자연 초격자를 무질서화함으로써, 창 구조를 형성해도 좋다.
반도체 레이저 소자는 전극층 상에 부착된 방열체를 더 구비하여도 좋다. 이 경우, 반도체 레이저 소자를 전극층을 아래로 향하여 방열체의 상면에 정션 다운으로 안정적으로 부착된다.
전극층은 융기부 상의 영역에서 0 보다 큰 제1 막 두께를 갖고, 융기부를 제외한 영역에서 제1 막 두께보다 큰 제2 막 두께를 가져도 좋다. 이 경우, 융기부 상에 비교적 얇은 전극층이 형성되고, 융기부를 제외한 영역 상에 비교적 두꺼운 전극층이 형성된다.
전극층은 융기부 상의 영역에서 0인 제1 막 두께를 갖고, 융기부를 제외한 영역에서 0 보다 큰 제2 막 두께를 가져도 좋다. 이 경우, 융기부 상에는 전극층이 형성되지 않고, 융기부를 제외한 영역 상에 전극층이 형성된다.
본 발명의 다른 국면에 따른 반도체 레이저 소자의 제조 방법은 기판 상에 공진기를 구성하는 활성층을 포함하는 레이저 소자 구조를 형성하고, 레이저 소자 구조의 상면에 융기부를 형성하는 공정과, 레이저 소자 구조 상에 융기부 상의 영역에서 0 이상의 제1 막 두께를 갖고, 융기부를 제외한 영역에서 제1 막 두께보다 큰 제2 막 두께를 갖는 전극층을 형성하는 공정을 구비한다.
여기서, 제1 막 두께를 0, 즉 융기부에는 전극층을 형성하지 않은 구조로 하여도 좋다.
그 반도체 레이저 소자의 제조 방법에 따르면, 기판 상에 활성층을 포함하는 레이저 소자 구조가 형성되고, 레이저 소자 구조 상에 전극층이 형성된다. 전극층의 막 두께는 레이저 소자 구조의 융기부를 제외한 영역에서 융기부의 영역에 비하여 커지고 있다. 그에 따라, 반도체 레이저 소자는 전극층을 아래로 향하여 방열체의 상면에 정션 다운으로 부착한 경우, 전극층이 방열체에 넓은 면적에서 접촉한다. 그 때문에, 스트레스가 반도체 레이저 소자의 특정 부분에 가해지지 않고, 반도체 레이저 소자 전체에 분산되어 저감된다. 또한, 전극층과 방열체와의 접촉 면적이 커지기 때문에, 방열 특성이 양호하게 됨과 함께, 접착 강도가 향상한다. 또한, 반도체 레이저 소자가 거의 기울지 않고 방열체 상에 안정적으로 고정된다. 그 결과, 반도체 레이저 소자의 신뢰성이 향상한다.
제2 막 두께는 융기부의 높이와 제1 막 두께와의 합계 이상인 것이 바람직하다. 그에 따라, 반도체 레이저 소자를 전극층을 아래로 향하여 방열체의 상면에 정션 다운으로 부착한 경우, 전극층의 상면의 전체가 방열체의 상면에 접촉한다. 그 때문에, 스트레스가 반도체 레이저 소자의 특정 부분에 가해지지 않고, 반도체 레이저 소자 전체에 충분히 분산되어 저감된다. 또한, 전극층과 방열체와의 접촉 면적이 충분히 커지기 때문에, 방열 특성이 더 양호하게 됨과 함께, 접착 강도가 더욱 향상한다. 또한, 반도체 레이저 소자가 기울지 않고 방열체 상에 보다 안정적으로 고정된다. 그 결과, 반도체 레이저 소자의 신뢰성이 더욱 향상한다.
전극층을 형성하는 공정은 레이저 소자 구조의 상면에 융기부 중 적어도 일부를 피복하도록 제1 전극을 형성하는 공정과, 융기부에 기인하여 제1 전극에 형성된 융기 영역을 제외하고 제1 전극 상에 제2 전극을 형성하는 공정을 포함하여도 좋다.
이 경우, 제1 전극에는 레이저 소자 구조의 융기부에 기인하여 융기 영역이 형성된다. 그래서, 제2 전극이 제1 전극의 융기 영역을 제외한 영역에 형성된다. 그에 따라, 반도체 레이저 소자를 제2 전극을 아래로 향하여 방열체의 상면에 정션다운으로 부착한 경우, 제2 전극 상면이 넓은 면적이 방열체의 상면에 접촉한다.
레이저 소자 구조를 형성하는 공정은 제1 도전형의 클래드층과, 활성층과, 평탄부 및 평탄부 상의 스트라이프형 영역에 형성된 릿지부를 갖는 제2 도전형의 클래드층을 순서대로 형성하는 공정과, 릿지부 양측의 평탄부 상, 릿지부 측면 및 릿지부 상면의 공진기 단부면측의 영역에 제1 도전형의 전류 블록층을 형성하는 공정을 포함하고, 융기부는 릿지부 상면의 단부면측의 영역에 형성된 전류 블록층의 부분에 기인하여 형성되어도 좋다.
이 경우, 제1 도전형의 전류 블록층은 릿지부 양측의 평탄부 상, 릿지부 측면 및 릿지부 상면의 공진기 단부면측의 영역에 형성되어 있기 때문에, 전극층으로부터 주입된 전류가 공진기 단부면측의 영역을 제외하고 릿지부에 주입된다.
이와 같이 공진기 단부면 근방의 영역에 전류가 주입되지 않기 때문에, COD가 억제된다. 그 결과, 고출력의 반도체 레이저 소자가 실현된다.
반도체 레이저 소자의 제조 방법은 전극층 상에 방열체를 부착되는 공정을 더 구비하여도 좋다.
융기부는 양방의 공진기 단부면측에 형성된 한쌍의 융기 부분으로 이루어져도 좋다.
활성층은 양자 웰 구조를 구비하고, 활성층의 공진기 단부면측의 영역은 활성층의 다른 영역보다 큰 대역 갭을 가져도 좋다.
이 경우, 활성층의 단부면 근방의 영역에 큰 대역 갭을 갖는 창 구조가 형성된다. 따라서, 공진기 단부면 근방에서 광 흡수가 발생하지 않고, COD가 더욱 억제된다. 따라서, 고출력의 반도체 레이저 소자가 더욱 실현된다.
도 1은 본 발명의 일 실시예에 있어서의 고출력 반도체 레이저 소자의 모식적 외관 사시도.
도 2는 도 1의 반도체 레이저 소자의 모식적 일부 노치 사시도.
도 3은 도 1의 반도체 레이저 소자의 모식적 평면도.
도 4는 도 1의 반도체 레이저 소자의 공진기 길이 방향의 모식적 단면도.
도 5는 도 1∼도 4의 반도체 레이저 소자의 단부면 근방의 확대 단면도.
도 6은 도 1의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 공진기 길이 방향의 모식적 단면도.
도 7은 도 1의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 모식적 정면도.
도 8은 제2 전극의 다른 예를 나타내는 모식적 평면도.
도 9는 실시예 및 비교예의 반도체 레이저 소자의 신뢰성 시험의 결과를 나타내는 도면.
도 10은 단부면 전류 비주입 구조를 갖는 종래의 반도체 레이저 소자의 일부 노치 사시도.
도 11은 창 구조를 갖는 종래의 반도체 레이저 소자의 일부 노치 사시도.
도 12는 도 10 또는 도 11의 레이저 소자 구조를 갖는 종래의 고출력 반도체 레이저 소자의 모식적 외관 사시도.
도 13은 도 12의 반도체 레이저 소자의 모식적 평면도.
도 14는 도 12의 반도체 레이저 소자의 공진기 길이 방향의 모식적 단면도.
도 15는 도 12의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 공진기 길이 방향의 모식적 단면도.
도 16은 도 12의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 모식적 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판
2 : 버퍼층
3 : 클래드층
4 : 양자 웰 활성층
5 : 제1 클래드층
6 : 제2 클래드층
7 : 컨택트층
8 : 전류 블록층
9 : 캡층
10 : 제1 전극
11 : 제2 전극
12 : n 전극
13 : Zn 확산 영역
20 : 융기부
21 : 융기 영역
30 : 소자 구조
41 : p 전극
100 : 레이저 소자
200 : 서브 마운트
도 1은 본 발명의 일 실시예에 있어서의 고출력 반도체 레이저 소자의 모식적 외관 사시도이고, 도 2는 도 1의 반도체 레이저 소자의 모식적 일부 노치 사시도이다. 또한, 도 3은 도 1의 반도체 레이저 소자의 모식적 평면도이고, 도 4는 도 1의 반도체 레이저 소자의 공진기 길이 방향의 모식적 단면도이다.
도 2에 있어서 n-GaAs 기판(1) 상에 Si 도핑의 n-GaInP 버퍼층(2), Si 도핑의 n-AlGaInP 클래드층(3), 양자 웰 활성층(4) 및 Zn 도핑의 p-AlGaInP 제1 클래드층(5)이 순서대로 형성되어 있다. n-AlGaInP 클래드층(3)의 Al 조성비는 0.7이고, 캐리어 농도는 3×1017㎝-3이고, 막 두께는 2.0㎛이다. p-AlGaInP 제1 클래드층(5)의 Al 조성비는 0.7이고, 캐리어 농도는 1×1018㎝-3이고, 막 두께는 0.3㎛이다.
양자 웰 활성층(4)은 AlGaInP 제1 광 가이드층, 다중 양자 웰 구조 및 AlGaInP 제2 광 가이드층을 순서대로 포함하고, 다중 양자 웰 구조는 GaInP 웰 층과 AlGaInP 장벽층을 교대로 포함한다. AlGaInP 제1 광 가이드층의 Al 조성비는 0.5이고, 막 두께는 50㎚이다. AlGaInP 제2 광 가이드층의 Al 조성비는 0.5이고, 막 두께는 50㎚이다. 각 GaInP 웰 층의 막 두께는 8㎚이고, 각 AlGaInP 장벽층의 Al 조성비는 0.5이고, 막 두께는 5㎚이다.
또, 임계치 전류의 저감 등 등의 레이저 특성 향상을 위해 웰 층에 압축 왜곡 또는 인장 왜곡을 도입하여도 좋다. 또한, 장벽층 또는 광 가이드층의 일부에웰 층과 역방향의 왜곡을 도입한 왜곡 보상 구조를 채택하여도 좋다.
p-AlGaInP 제1 클래드층(5) 상의 스트라이프형 영역에 Zn 도핑의 p-AlGaInP 제2 클래드층(6) 및 Zn 도핑의 p-GaInP 컨택트층(7)이 순서대로 형성되어 있다. p-AlGaInP 제2 클래드층(6)의 Al 조성비는 0.7이고, 캐리어 농도는 1×1018㎝-3이고, 막 두께는 1.2㎛이다. p-GaInP 컨택트층(7)의 캐리어 농도는 1×1018㎝-3이고, 막 두께는 0.1㎛이다.
이들 p-AlGaInP 제2 클래드층(6) 및 p-GaInP 컨택층(7)이 스트라이프형 릿지부 R을 구성한다. 릿지부 R의 하단 폭은 4㎛이다.
또, 릿지부 R의 형성 시의 에칭의 제어성을 향상시키기 위해서, p-AlGaInP 제1 클래드층(5)과 p-AlGaInP 제2 클래드층(6) 사이에 GaInP 에칭 정지층을 설치하여도 좋다.
양자 웰 활성층(4)의 단부면 근방의 영역에는 불순물로서 Zn이 확산된 Zn 확산 영역(13)이 설치되어 있다. Zn 확산 영역(13)에서는 양자 웰 구조가 무질서화되어, 단부면 근방 이외의 영역에 비하여 대역 갭이 확대되고, 레이저광을 흡수하지 않은 창 구조로 되어 있다.
또한, 다른 창 구조로서, 양자 웰 활성층(4)이 자연 초격자 구조로 이루어지고, 단부면 근방에서는 자연 초격자가 무질서화된 구조이여도 좋다.
주입된 전류를 릿지부 R의 영역에 협착하기 위해서, p-AlGaInP 제1 클래드층 (5) 상 및 릿지부 R의 양측면에 Se 도핑의 n-GaAs 전류 블록층(8)이 형성되어 있다. 또한, 이 n-GaAs 전류 블록층(8)은 양자 웰 활성층(4)의 단부면 근방의 영역에의 전류의 주입을 제한하기 위해서 Zn 확산 영역(13)의 상측의 릿지부 R의 상면의 영역에도 형성되어 있다. n-GaAs 전류 블록층(8)의 캐리어 농도는 1×1018㎝-3이고, 막 두께는 1.2㎛이다.
n-GaAs 전류 블록층(8) 상 및 릿지부 R상에는 Zn 도핑의 p-GaAs 캡층(9)이 형성되어 있다. p-GaAs 캡층(9)의 캐리어 농도는 1×1019㎝-3이고, 막 두께는 3.0㎛이다.
이와 같이 하여, n-GaAs 기판(1) 상에 복수의 층(2∼9)으로 이루어진 레이저 소자 구조(30)가 형성되어 있다. n-GaAs 기판(1)의 이면에는 n 전극(12)이 형성되어 있다.
상기한 구조에서는 릿지부 R의 상면 중 단부면 근방의 영역에만 n-CaAs 전류 블록층(8)이 형성되어 있기 때문에, 단부면 근방의 영역에서의 p-GaAs 캡층(9)에 융기부(20)가 형성되어 있다.
도 1, 도 3 및 도 4에 도시한 바와 같이 레이저 소자 구조(30)의 상면에 CrAu로 이루어진 제1 전극(10)이 형성되어 있다. p-GaAs 캡층(9)의 융기부(20)에 기인하여 단부면 근방의 제1 전극(10)의 영역에 융기 영역(21)이 형성되어 있다. 제1 전극(10)의 두께는 1.2㎛이다.
또한, 제1 전극(10)의 융기 영역(21) 사이의 영역에 PdAu로 이루어진 제2 전극(11)이 형성되어 있다. 제2 전극(11)의 막 두께는 2.5㎛이다. 제2 전극(11)의재료로서 CrAu를 이용하여도 좋다.
도 1에 있어서 레이저 소자 구조(30)의 폭 W는 예를 들면 300㎛이고, 공진기 길이 L은 예를 들면 900㎛이다.
도 5는 도 1∼도 4의 반도체 레이저 소자의 단부면 근방의 확대 단면도이다. 레이저 소자 구조(30)의 상면부터 제2 전극(11)의 상면까지의 높이 H는 융기부(20)의 높이 h0과 제1 전극(10)의 막 두께 t와의 합계 h1과 동일하거나 그보다 크게 설정한다. 여기서, 레이저 소자 구조(30)의 상면부터 제2 전극(11)의 상면까지의 높이 H는 제1 전극(10)의 막 두께 및 제2 전극(11)의 막 두께의 합계이다.
본 실시예에서는 제1 전극(10)의 막 두께가 1.2㎛이고, 제2 전극(11)의 막 두께가 2.5㎛이기 때문에, 레이저 소자 구조(30)의 상면부터 제2 전극(11)의 상면까지의 높이 H는 3.7㎛가 된다. 또한, 융기부(20)의 높이 h0은 n-GaAs 전류 블록층(8)의 막 두께에 상당하는 1.2㎛이기 때문에, 융기부(20)의 높이 h0과 제1 전극 (10)의 막 두께 t와의 합계 h1은 2.4㎛가 된다.
도 6은 도 1의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 공진기 길이 방향의 모식적 단면도이고, 도 7은 도 1의 반도체 레이저 소자를 서브 마운트 상에 부착한 상태를 나타내는 모식적 정면도이다.
또한, 릿지부 R상의 n-GaAs 전류 블록층(8)에 의한 전류 비주입부의 길이 L1(도 5 참조)은 30㎛이다.
도 6 및 도 7에 도시한 바와 같이 도 1의 반도체 레이저 소자(100)는 제2 전극(11)을 아래로 향하여 서브 마운트(200)의 상면에 정션 다운으로 부착한 경우,제2 전극(11)의 상면의 전체가 서브 마운트(200)의 상면에 접촉한다. 그 때문에, 스트레스가 반도체 레이저 소자(100)의 특정 부분에 가해지지 않고, 반도체 레이저 소자(100)의 전체에 분산되어 저감된다. 또한, 제2 전극(11)과 서브 마운트(200)와의 접촉 면적이 커지기 때문에, 방열 특성이 양호하게 됨과 함께, 접착 강도가 향상된다. 또한, 반도체 레이저 소자(100)가 서브 마운트(200) 상으로 기울지 않고 안정적으로 고정된다. 그 결과, 반도체 레이저 소자(100)의 신뢰성이 향상된다.
여기서, 상술한 바와 같이 전극층을 제1 전극(10)과 제2 전극(11)으로 구성하는 것이 최선이지만, 제1 전극(10)을 형성하지 않고, 제2 전극(11)만으로서도 좋다.
다음으로, 도 1∼도 4의 반도체 레이저 소자의 제조 방법에 대하여 설명한다.
n-GaAs 기판(1) 상에 감압 유기 금속 기상 성장법(OMVPE 법) 등의 결정 성장법에 의해 도 2에 도시한 레이저 소자 구조(30)를 형성한다.
다음으로, 증착법 및 포토리소그래피 공정에 의해 레이저 소자 구조(30)의 상면의 거의 전체에 제1 전극(10)을 형성한다. 제1 전극(10)은 양단면 근방의 n-GaAs 전류 블록층(8)으로 이루어진 전류 비주입부 상의 융기부(20)에도 형성된다.
다음으로, 증착법 및 리프트 오프법에 의해 제1 전극(10)의 융기 영역(21) 사이의 영역에 제2 전극(11)을 형성한다. 이 경우, 사전에 양단면 근방의 융기 영역(21)을 포함하는 소정 폭의 영역에 마스크를 형성한 후, 제2 전극(11)의 재료를증착한다. 그 후, 아세톤에 의해 불필요한 증착막을 제거한다.
그 후, n-GaAs 기판(1)의 이면을 에칭에 의해 연마하여, n-GaAs 기판(1)의 두께를 100㎛ 정도로 한다. 계속해서, n-GaAs 기판(1)의 이면에 증착법에 의해 n 전극(12)을 형성한다.
마지막으로, 스크라이브법 등에 의해 소자 분리를 행한 후, 도 6 및 도 7에 도시한 바와 같이 정션 다운으로 반도체 레이저 소자(100)를 서브 마운트(200) 상에 부착한다.
또, 금 도금에 의해 제2 전극(11)의 막 두께를 10㎛ 정도로 두껍게 해도 좋다.
도 8은 제2 전극(11)의 다른 예를 나타내는 모식적 평면도이다. 도 8의 예에서는 제2 전극(11)이 제1 전극(10)의 융기 영역(21)을 부분적으로 둘러싸도록 설치되어 있다. 이 경우에도, 반도체 레이저 소자(100)를 제2 전극(11)을 아래로 향하여 서브 마운트(200)의 상면에 정션 다운으로 부착한 경우, 제2 전극(11)의 상면의 전체가 서브 마운트(200) 상면에 접촉한다.
또, 상기 실시예에서는 제1 전극(10) 및 제2 전극(11)의 합계의 막 두께를 3.7㎛로 하고 있지만, 제1 전극(10) 및 제2 전극(11)의 합계의 막 두께를 5㎛ 이상으로 하는 것이 바람직하다. 그에 따라, 반도체 레이저 소자의 신뢰성이 향상됨과 함께 편광 특성이 개선된다. 제1 전극(10) 및 제2 전극(11)의 막 두께의 합계를 10㎛ 이상으로 하는 것이 보다 바람직하다. 그에 따라, 반도체 레이저 소자의 신뢰성이 더욱 향상됨과 함께 편광 특성이 더욱 개선된다.
또한, 상기 실시예에서는 제1 전극(10) 및 제2 전극(11)을 별개로 형성하고 있지만, 제1 전극(10) 및 제2 전극(11)을 동일한 재료에 의해 일체적으로 형성해도 좋다.
<실시예>
여기서, 실시예 및 비교예의 반도체 레이저 소자의 신뢰성 시험을 행하였다. 실시예의 반도체 레이저 소자는 도 1∼도 4의 구조를 구비하고, 비교예의 반도체 레이저 소자는 도 11∼도 14의 구조를 갖는다. 또, 비교예의 반도체 레이저 소자는 p 전극(41)이 제1 전극(10) 및 제2 전극(11)과 다른 점을 제외하고, 실시예의 반도체 레이저 소자와 동일한 구조를 갖는다.
도 9는 실시예 및 비교예의 반도체 레이저 소자의 신뢰성 시험의 결과를 나타내는 도면이다. 이 신뢰성 시험에서는 실시예 및 비교예의 반도체 레이저 소자를 펄스 발진시켰다. 펄스 출력은 70㎽이고, 주위 온도는 60℃이다.
도 9에 도시한 바와 같이 비교예의 반도체 레이저 소자는 단시간에 동작 전류가 상승하여 고장났지만, 실시예의 반도체 레이저 소자는 1000시간 이상 안정적으로 동작하였다.
본 발명의 반도체 레이저 소자에 따르면, 발열 특성이 좋고 전극층과 방열체와의 접착 강도가 향상되며, 반도체 레이저 소자가 거의 기울지 않고 방열체 상이 안정적으로 고정되어, 반도체 레이저 소자의 신뢰성이 향상되는 효과가 있다.

Claims (20)

  1. 반도체 레이저 소자에 있어서,
    기판과,
    상기 기판 상에 형성되고, 공진기를 구성하는 활성층을 포함하는 레이저 소자 구조와,
    상기 레이저 소자 구조 상에 형성된 전극층을 구비하고,
    상기 레이저 소자 구조는 상면에 융기부를 구비하고,
    상기 전극층은 상기 융기부 상의 영역에서 0 이상의 제1 막 두께를 갖고, 상기 융기부를 제외한 영역에서 상기 제1 막 두께보다 큰 제2 막 두께를 갖는 반도체 레이저 소자.
  2. 제1항에 있어서, 상기 제2 막 두께는 상기 융기부의 높이와 상기 제1 막 두께와의 합계 이상인 반도체 레이저 소자.
  3. 제1항에 있어서, 상기 전극층은,
    상기 레이저 소자 구조의 상면에 상기 융기부의 적어도 일부를 피복하도록 형성된 제1 전극과,
    상기 융기부에 기인하여 상기 제1 전극에 형성된 융기 영역을 제외하고 상기 제1 전극 상에 형성된 제2 전극을 포함하는 반도체 레이저 소자.
  4. 제3항에 있어서, 상기 제1 전극 및 상기 제2 전극은 동일한 재료에 의해 형성되는 반도체 레이저 소자.
  5. 제3항에 있어서, 상기 제1 전극 및 상기 제2 전극은 다른 재료에 의해 형성되는 반도체 레이저 소자.
  6. 제1항에 있어서,
    상기 레이저 소자 구조는 제1 도전형의 클래드층과, 활성층과, 제2 도전형의 클래드층을 순서대로 포함하고,
    상기 제2 도전형의 클래드층은 평탄부와, 상기 평탄부 상의 스트라이프형 영역에 형성된 릿지부를 구비하고,
    상기 레이저 소자 구조는 상기 릿지부 양측의 상기 평탄부 상, 상기 릿지부 측면 및 상기 릿지부 상면의 공진기 단부면측의 영역에 형성된 제1 도전형의 전류 블록층을 더 포함하고,
    상기 융기부는 상기 릿지부 상면의 단부면측의 영역에 형성된 상기 전류 블록층의 부분에 기인하여 형성되는 반도체 레이저 소자.
  7. 제1항에 있어서, 상기 융기부는 양방의 공진기 단부면측에 형성된 한쌍의 융기 부분으로 이루어지는 반도체 레이저 소자.
  8. 제1항에 있어서, 상기 활성층은 양자 웰 구조를 갖고, 상기 활성층의 공진기 단부면측의 영역은 상기 활성층의 다른 영역보다 큰 대역 갭을 갖는 반도체 레이저 소자.
  9. 제8항에 있어서, 상기 활성층의 공진기 단부면측의 영역은 불순물 도입에 의해 상기 활성층의 다른 영역보다 큰 대역 갭을 갖는 반도체 레이저 소자.
  10. 제1항에 있어서, 상기 활성층의 공진기 단부면측의 영역은 자연 초격자 구조의 무질서화에 의해 상기 활성층의 다른 영역보다 큰 대역 갭을 갖는 반도체 레이저 소자.
  11. 제1항에 있어서, 상기 전극층 상에 부착된 방열체를 더 구비하는 반도체 레이저 소자.
  12. 제1항에 있어서, 상기 전극층은 상기 융기부 상의 영역에서 0 보다 큰 제1 막 두께를 갖고, 상기 융기부를 제외한 영역에서 상기 제1 막 두께보다 큰 제2 막 두께를 갖는 반도체 레이저 소자.
  13. 제1항에 있어서, 상기 전극층은 상기 융기부 상의 영역에서 0인 제1 막 두께를 갖고, 상기 융기부를 제외한 영역에서 0 보다 큰 제2 막 두께를 갖는 반도체 레이저 소자.
  14. 반도체 레이저 소자의 제조 방법에 있어서,
    기판 상에 공진기를 구성하는 활성층을 포함하는 레이저 소자 구조를 형성하고, 상기 레이저 소자 구조의 상면에 융기부를 형성하는 공정과,
    상기 레이저 소자 구조 상에 상기 융기부 상의 영역에서 0 이상의 제1 막 두께를 갖고, 상기 융기부를 제외한 영역에서 상기 제1 막 두께보다 큰 제2 막 두께를 갖는 전극층을 형성하는 공정을 포함하는 반도체 레이저 소자의 제조 방법.
  15. 제14항에 있어서, 상기 제2 막 두께는 상기 융기부의 높이와 상기 제1 막 두께와의 합계 이상인 반도체 레이저 소자의 제조 방법.
  16. 제14항에 있어서, 상기 전극층을 형성하는 공정은,
    상기 레이저 소자 구조의 상면에 상기 융기부의 적어도 일부를 피복하도록 제1 전극을 형성하는 공정과,
    상기 융기부에 기인하여 상기 제1 전극에 형성된 융기 영역을 제외하고 상기 제1 전극 상에 제2 전극을 형성하는 공정을 포함하는 반도체 레이저 소자의 제조 방법.
  17. 제14항에 있어서, 상기 레이저 소자 구조를 형성하는 공정은,
    제1 도전형의 클래드층과, 상기 활성층과, 평탄부 및 상기 평탄부 상의 스트라이프형 영역에 형성된 릿지부를 갖는 제2 도전형의 클래드층을 순서대로 형성하는 공정과,
    상기 릿지부 양측의 상기 평탄부 상, 상기 릿지부 측면 및 상기 릿지부 상면의 공진기 단부면측의 영역에 제1 도전형의 전류 블록층을 형성하는 공정을 포함하고,
    상기 융기부는 상기 릿지부 상면의 단부면측의 영역에 형성된 상기 전류 블록층의 부분에 기인하여 형성되는 반도체 레이저 소자의 제조 방법.
  18. 제14항에 있어서, 상기 전극층 상에 방열체가 부착되는 공정을 더 포함하는 반도체 레이저 소자의 제조 방법.
  19. 제14항에 있어서, 상기 융기부는 양방의 공진기 단부면측에 형성된 한쌍의 융기 부분으로 이루어지는 반도체 레이저 소자의 제조 방법.
  20. 제14항에 있어서, 상기 활성층은 양자 웰 구조를 구비하고, 상기 활성층의 공진기 단부면측의 영역은 상기 활성층의 다른 영역보다 큰 대역 갭을 갖는 반도체 레이저 소자의 제조 방법.
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