JP2998629B2 - 光半導体装置とその製造方法 - Google Patents
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Description
により作製した埋め込みヘテロ構造光半導体装置とその
製造方法に関する。
るためには、活性領域層以外を流れるリーク電流(無効
電流)の低減及び導波路の伝搬損失の低減が必須であ
る。埋め込みヘテロ(BH;Buried Heter
ostructure)構造レーザは、従来電流ブロッ
ク層として、p−n接合や高抵抗半導体層(Fe及びT
iドープ等)が用いられており、p基板を用いたBHレ
ーザの例としては、電子情報通信学会、1994年春季
大会講演論文集、C−213(4−210頁)で魚見ら
が報告した例[第1の従来例]、および河野らが同様な
構造を特開平6−125131号公報[第2の従来例]
において提案している。また第1、第2の従来例と、ほ
ぼ同様な構造であるが、電流ブロック効果を増大させた
構造が、寺門により特願平5−127221[第3の従
来例]において提案されている。
いて説明する。図31(a)〜(d)は作製工程順断面
図である。まず図31(a)の様に、p−InP基板1
上にp−InPクラッド層2、活性層3、n−InPク
ラッド層4を有機金属気相成長法(MOVPE;Met
al−Organic Vaper Phase Ep
itaxy)によりエピタキシャル成長する。その後図
31(b)に示す様に、SiO2 マスク14を形成した
後、エッチングによりメサストライプ構造とする。次
に、図31(c)の様にメサストライプの側面をp−I
nP層5、n−InP層6、p−InP層7、n−In
P層8で埋め込み成長し、電流ブロック構造とする。そ
して最後に、SiO2 マスクを除去し、n−InP層
9、n−InGaAsP層10で平坦に埋め込んだ後、
図31(d)の様に電極形成プロセスを行いレーザ構造
としている。
流ブロック層6の膜厚制御が重要となっている。つま
り、n−InP電流ブロック層6がn−InPクラッド
層4とつながらないようにするために、p−InP層5
の成長時に、(100)面に対して、76±5°となる
(133)面が出るように成長膜厚を制御しなければな
らない。さらにこのp−InP層5上に成長するn−I
nP電流ブロック層6はメサ最上部に達する前(SiO
2 膜14に接する前)に成長を終了する必要がある。
たメサエッチング工程における、メサ幅あるいは、メサ
深さに大きく依存するが、SiO2 マスク14とn−I
nPクラッド層4との界面をサイドエッチングさせるこ
とにより、メサ幅およびメサ深さを制御しているため、
SiO2 マスク14とn−InPクラッド層4との密着
性やSiO2 マスク14の膜質、あるいは、エッチャン
トの濃度や温度によって、エッチング形状が大きく変化
してしまうため、最適な構造を制御性、再現性良くかつ
歩留まり高く作製することが困難であるという問題点が
あった。
て説明する。第3の従来例は基本的には第1、第2の従
来例に類似な構造及び製造方法であるが、図32(c)
にある様に、電流ブロック構造が異なる。異なる点は、
InGaAsP層7bの存在である。電流ブロック構造
を構成するpnpnサイリスタ構造のゲートに注入され
る正孔のライフタイムをこのInGaAsP層7bで発
光再結合させることで下げることが可能となり、サイリ
スタのターンオン動作を抑制できる。従って、高温にお
いても漏れ電流が抑制されるため、発振しきい値電流の
温度特性に優れる。しかしながら、この第3の従来例は
第1、第2の従来例と同様、活性層のメサストライプ構
造をエッチング工程によって形成するため、これらの従
来例と同じく最適な構造を制御性、再現性良くかつ歩留
まり高く作製することが困難であるという問題点があ
る。
なく、光導波路を作製できるため、制御性、再現性に優
れるMOVPE選択成長法により作製した半導体レーザ
の従来例を示す。図33は、電子情報通信学会、199
3年秋季大会講演論文集、C−98(4−178頁)で
加藤らが報告した半導体光集積装置[第4の従来例]の
工程順断面図である。まず、図33(a)の様にn−I
nP基板21上[011]方向に一対のSiO2 ストラ
イプマスク20を間隔1.5〜2.0μmに形成する。
次に、図33(b)の様に、SiO2 マスク20に挟ま
れた領域へ、n−InPクラッド層22、活性層23、
およびp−InPクラッド層24をMOVPE選択成長
により形成する。このときこれらの多層膜で形成される
光導波路の側面は、(111)B面の結晶面が自然に形
成されるため、非常に均一性高くメサストライプ構造が
作製される。
プ脇のSiO2 マスク20の幅広げを行った後、p−I
nP層25、p−InGaAsキャップ層26をMOV
PE選択成長により、エピタキシャル成長する。最後に
電極形成プロセスを経て、図33(d)の様なレーザ構
造としている。
ことなく、光導波路の形成を行うことができることか
ら、制御性、再現性に優れ、歩留まり高く半導体レーザ
を作製することができる。しかしながらこの構造では、
電流ブロック構造を導入できないため、レーザ発振しき
い値の低減および高光出力動作が困難であるという問題
点があった。
5の従来例は第4の従来例と同様、MOVPE選択成長
により作製する半導体レーザに、電流ブロック構造の付
加を試みた例である。図34は、1993年秋季応用物
理学会、27p−ZT−9および、27p−ZT−10
で近藤らが報告した半導体レーザの工程断面図である。
InP基板51の上へ、マスク幅2〜8μmの一対のS
iNxストライプマスク30bを間隔2μmで[01
1]方向へパターニングする。次に、n−InPバッフ
ァ層52、InGaAs/InAlAs MQW活性層
53、p−InPクラッド層54をMOVPE選択成長
により形成する。次に、SiNxストライプマスク30
bを除去した後、図34(c)〜(e)に示すように、
p−InP層55、n−InP層56、p−InP層5
73p−InGaAsP層58を全面に成長する。ここ
で、n−InP層56の成長において、ドーパントに1
×1019cm-3以上のSeを用いている。この結果、n
−InP層56は活性層上部の(100)面には成長せ
ず、電流ブロック構造が実現できるというものである。
これは、Seを高ドーピングすると、InPの(10
0)面が安定化し、表面マイグレーション長が長くなる
ためである。最後に、図34(f)に示すように電極形
成プロセスをへてレーザ構造としている。
VPE選択成長レーザに電流狭窄機構を簡便な手法で取
り付けることができるが、p−InPクラッド層57
と、p−InP電流ブロック層55との接触領域が比較
的大きくなり、これがリーク電流(無効電流)経路とな
るため、しきい値電流の上昇や、スロープ効率の低下と
いった問題を引き起こす。また第5の従来例の手法で
は、p−InP基板上のレーザに対する電流ブロック構
造は実現できないといった問題がある。
って報告、提案された第1、第2の従来例(図31)お
よび寺門らによって提案された第3の従来例(図32)
では、電流ブロック構造の作製において、厳密なエッチ
ング工程および埋め込み成長時の正確な膜厚制御が必要
であることから、良好な構造を、再現性よく高歩留まり
で作製することが困難であるという問題がある。
の従来例(図33)では、光導波路の形成において、半
導体のエッチング工程を必要としないため、制御性、再
現性よく、高歩留まりで半導体レーザを作製することが
できる。しかしながら、電流ブロック構造を導入するこ
とが困難であることから、しきい値電流の上昇や高注入
電流時の光出力飽和といった問題がある。
の従来例(図34)では、電流ブロック構造の導入が可
能であるが、リーク電流経路が広いため、しきい値電流
の上昇やスロープ効率の低下といった問題が残る。また
p型基板上のレーザに対する電流ブロック構造は実現で
きないといった問題がある。
ものであり、その目的とするところは、第1にリーク電
流(無効電流)の少ない光半導体装置の構造及びその製
造方法を提供することであり、第2にこの様な構造を、
制御性、再現性よく高歩留まりで実現しうるようにする
ことである。
電型半導体基板上に、活性層を含む多層構造を光導波路
として直接選択成長により形成し、活性層を含む多層構
造側面を第一導電型半導体層及び第二導電型半導体層を
含む半導体多層膜で埋め込み、且つ第二導電型半導体層
の一部領域が第一導電型に反転している光半導体装置が
得られる。
基板上へ一対のストライプマスクを形成する工程と、こ
れらストライプマスクに挟まれた領域へ活性層を含む多
層構造を選択的にエピタキシャル成長する工程と、スト
ライプマスクを除去し、エピタキシャル成長層上に成長
阻止マスクを形成する工程と、成長阻止マスク以外の領
域へ第一導電型電流ブロック層および第二導電型電流ブ
ロック層を順次エピタキシャル成長する工程と、第二導
電型電流ブロック層の一部を第一導電型に反転させる工
程と、第一導電型半導体層をエピタキシャル成長する工
程と、成長阻止マスクを除去した後、第二導電型半導体
層をエピタキシャル成長する工程を含む光半導体装置の
製造方法が得られる。
基板上に形成された第二導電型半導体層上に活性層を含
む多層構造を光導波路として直接選択成長により形成
し、活性層を含む多層構造側面を、第一導電型半導体層
及び第二導電型半導体層を含む半導体多層膜で埋め込
み、且つ活性層直下の第二導電型半導体層が第一導電型
に反転している光半導体装置が得られる。
基板上に第二導電型半導体層をエピタキシャル成長する
工程と、第二導電型半導体層上に一対のストライプマス
クを形成する工程と、これらストライプマスクに挟まれ
た領域の第二導電型半導体層を第一導電型に反転させる
工程と、ストライプマスクを成長阻止マスクとして活性
層を含む半導体多層構造を選択的にエピタキシャル成長
する工程と、ストライプマスクを除去し、活性層を含む
半導体多層構造上に成長阻止マスクを形成する工程と、
成長阻止マスク以外の領域へ第一導電型電流ブロック層
をエピタキシャル成長する工程と、成長阻止マスクを除
去した後、全面に第二導電型半導体層をエピタキシャル
成長する工程とを含む光半導体装置の製造方法が得られ
る。前記いずれの場合も第一導電型がp型であり、第2
導電型がn型であることが望ましい。
に、(111)B面と(100)面とで囲まれた活性層
を含む多層構造光導波路を有し、多層構造光導波路が、
p型半導体カバー層およびn型半導体電流ブロック層お
よびp型半導体電流ブロック層を含む半導体多層膜、お
よびn型クラッド層で埋め込まれ、かつn型半導体層と
n型クラッド層とが分離している光半導体装置が得られ
る。p型半導体電流ブロック層としては、InGaAs
Pを用いることができる。p型半導体電流ブロック層の
ドーピング濃度は、n型半導体電流ブロック層のドーピ
ング濃度よりも高くされている。多層構造光導波路の軸
を[011]方向から、[01−1]方向へ回転しても
よく、回転角度としては3度以上が望ましい。上記p型
半導体カバー層およびn型半導体電流ブロック層および
p型半導体電流ブロック層を含む半導体多層膜構造が先
導波路に接する領域を、導波路軸方向にジグザグ状にし
てもよい。n型半導体電流ブロック層が[111]B面
へ張り出しがないことが必要であるが、これにはn型半
導体ブロック層に1×1019cm-3以上のセレンや硫黄
をドーピングすることが有効である。
へ、一対のストライプマスクを形成する工程と、ストラ
イプマスクに挟まれた領域へ、活性層を含む多層構造を
選択的にエピタクシャル成長する工程と、ストライプマ
スクを除去する工程と、エプタクシャル成長層上に成長
阻止マスクを形成する工程と、成長阻止マスク以外の領
域へp型半導体カバー層、n型半導体電流ブロック層お
よび、p型半導体電流ブロック層を順次エピタキシャル
成長する工程とを含む光半導体装置の製造方法が得られ
る。p型半導体カバー層、n型半導体電流ブロック層お
よびp型半導体電流ブロック層の成長方法としては、有
機金属気相成長法が適している。p型半導体カバー層、
n型半導体電流ブロック層およびp型半導体電流ブロッ
ク層の成長圧力をそれぞれP1,P2,P3とすると
き、P1≧P2,P3≧P2の条件を満たすことが望ま
しい。また、p型半導体カバー層、n型半導体電流ブロ
ック層およびp型半導体電流ブロック層の成長温度をそ
れぞれT1,T2,T3とし、成長速度をそれぞれR
1,R2,R3とするとき、温度はT1≦T2,T3≦
T2、速度はR1≧R2,R3≧R2の条件を満たすよ
うにするのが適当である。
て説明する。図2は本発明の第1の実施の形態を説明す
るための工程断面図であり、図1は第1の実施の形態に
より作製された半導体レーザの斜視図である。まず、図
2(a)に示すように、p−InP基板31上に、CV
D法によりSiO2 を堆積し、これをp−InP基板の
<011>方向へストライプが向くようにパターニング
して、SiO2 マスク30を形成する。ここで、マスク
間隙幅は、1.5μmであり、マスク幅は、10μmに
形成されている。
ッド層(キャリア密度7×1017cm-3)32を0.2
μm厚、アンドープInGaAsP/InGaAsP多
重量子井戸(MQW)活性層(波長1.3μm、厚さ
0.2μm)33、およびn−InPクラッド層の一部
34を0.2μm厚にMOVPE選択成長によりエピタ
キシャル成長させる。ここで活性層33はアンドープI
nGaAs/InGaAsP MQW活性層あるいは、
アンドープInGaAsPバルク活性層でもよく、In
GaAsP/InGaAsP MQW構造に限定されな
い。MOVPE選択成長で形成された、ダブルヘテロ
(DH)構造32、33、34の側面は、MOVPE成
長法の成長速度の面方位依存性から、(111)B面が
自動的に形成され、非常に平滑な鏡面構造となる。この
結果、光導波路の散乱損失を極めて低く抑えることがで
きる。
ラッド層34の上にSiO2 マスク35をパターニング
し、DH構造の両脇をp−InP層36(キャリア濃度
7×1017cm-3、厚さ0.5μm)、n−InP層3
7(キャリア濃度1×1018cm-3、厚さ0.7μm)
で埋め込む。この状態で一旦成長を停止し、PH3 を1
00sccm、DEZnを100sccm流しながら6
0秒間待機すると、図2(d)の様に、n−InP層3
7の表面にp型反転層38(厚さ0.1〜0.2μm)
が形成される。続いて図2(e)に示すように、p−I
nP層39(キャリア濃度7×1017cm-3、厚さ0.
5μm)、n−InP層40(キャリア濃度1×1018
cm-3、厚さ0.2μm)を成長する。n−InP層4
0は成長界面にpn接合が形成されるのを防ぐために挿
入したものであり、本発明において必ずしも必要とする
ものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図2(f)の様に電極形成工程を経
て、図1の様なレーザ構造とした。
を150μm長に切り出し、前端面に80%、後端面に
95%の高反射膜コーティングを施し測定したところ、
レーザ発振波長1.30μm、閾値電流1.0mA、ス
ロープ効率0.50W/Aの素子が高歩留まりで実現で
きた。
導波路を作製し、さらに電流ブロック構造を導入した半
導体レーザの構造斜視図である。この構造では、光導波
路を構成する多層膜32、33、34を、MOVPE選
択成長により形成するため、半導体層のエッチング工程
を必要としない。従って、従来の半導体レーザの製造工
程において、半導体層のエッチング時にエッチャントの
温度や濃度あるいは攪拌の仕方などの違いにより発生し
ていた工程ばらつきを、非常に低く抑えることが可能と
なる。さらに、MOVPE選択成長により直接形成した
光導波路構造では、導波路側面が特定の結晶面となるた
め、鏡面に近い非常に平滑な面となる。そのため、従来
のエッチング工程により形成していた光導波路構造と比
較して、導波光の散乱損失を低く抑えることができる。
以上のようにMOVPE選択成長を用いると、非常に低
損失な光導波路を均一性、再現性良く、かつ高歩留まり
で作製できる。
構造の作製原理について述べる。MOVPE選択成長に
より作製した光導波路の両脇にpnpn電流ブロック構
造を導入する工程で、n−InP電流ブロック層37と
n−InPクラッド層41が接すると、電流ブロック構
造として機能しない。そこで、本実施の形態において
は、n−InP電流ブロック層37の一部をZnの開管
拡散にて、p型反転させることで、n−InPブロック
層37とn−InPクラッド層41が接することを防止
する。この手法では、電流ブロック層のMOVPE成長
とZn拡散とを同一の工程で実施できるため成長回数の
増加などの問題は生じない。
する。MOVPE炉内にて、ホスフィン(PH3 )ガス
雰囲気中で、Znドーパントであるジエチルジンク(D
EZn)又はジメチルジンク(DMZn)を流すと、結
晶に対しZnの拡散が生じる。図3に示す様に、Znの
拡散濃度はDEZnの流量で制御できる。一方、拡散深
さは、図4に示している様に、拡散時間で制御できる。
図3、図4は、キャリア濃度n=2×1018cm-3のI
nP基板に対し、拡散温度600℃、PH3 流量100
sccmで行った実験結果である。なおホール濃度の測
定にはC−V法を用いた。この拡散温度、PH3 流量は
MOVPE結晶成長の成長温度、PH3流量と同じであ
ることから、結晶成長の途中でZn拡散を行い、拡散工
程の終了後、連続して結晶成長を行うことが可能であ
る。
実施の形態について説明する。図6は第2の実施の形態
を説明するための工程断面図であり、図5は第2の実施
の形態により作製された半導体レーザの斜視図である。
まず、図6(a)に示すように、p−InP基板31上
にn−InP層37(キャリア濃度1×1018cm-3、
厚さ0.5μm)を全面に成長させる。次に、図6
(b)に示すように、n−InP層37上に、CVD法
によりSiO2 を堆積し、これを<011>方向へスト
ライプが向くようにパターニングし、SiO2 マスク3
0を形成する。ここで、マスク間隙幅は、1.5μmで
あり、マスク幅は、10μmに形成されている。
0sccm、DEZnを100sccm流しながら、6
00℃で15分間待機する。すると、図6(c)の様
に、SiO2 マスクのない領域38がp型反転する。
(d)の様に、p−InPクラッド層(キャリア密度7
×1017cm-3)32を0.2μm厚、アンドープIn
GaAsP/InGaAsP多重量子井戸(MQW)活
性層(波長1.3μm、厚さ0.2μm)33、および
n−InPクラッド層の一部34を0.2μm厚にMO
VPE選択成長によりエピタキシャル成長させる。ここ
で活性層33はアンドープInGaAs/InGaAs
P MQW活性層あるいは、アンドープInGaAsP
バルク活性層でもよく、InGaAsP/InGaAs
P MQW構造に限定されない。
ヘテロ(DH)構造32、33、34の側面は、MOV
PE成長法の成長速度の面方位依存性から、(111)
B面が自動的に形成され、非常に平滑な鏡面構造とな
る。この結果、光導波路の散乱損失を極めて低く抑える
ことができる。
ド層34の上にSiO2 マスク35を形成し、これを成
長阻止マスクとして、p−InP層39(キャリア密度
7×1017cm-3、厚さ0.7μm)、n−InP層4
0(キャリア濃度1×1018cm-3、厚さ0.2μm)
を成長する。n−InP層40は成長界面にpn接合が
形成されるのを防ぐために挿入したものであり、本発明
において必ずしも必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図6(f)の様に電極形成工程を経
て、図5の様なレーザ構造とした。
を150μm長に切り出し、前端面に80%、後端面に
95%の高反射膜コーティングを施し測定したところ、
レーザ発振波長1.30μm、閾値電流1.0mA、ス
ロープ効率0.50W/Aの素子が高歩留まりで実現で
きた。
について説明する。図7は第3の実施の形態を説明する
ための工程断面図である。まず、図7(a)に示すよう
に、p−InP基板31上に、CVD法によりSiO2
を堆積し、これをn−InP基板の<011>方向へス
トライプが向くようにパターニングし、SiO2 マスク
30を形成する。ここで、マスク間隙幅は、1.5μm
であり、マスク幅は10μmに形成されている。
ッド層(キャリア密度7×1017cm-3)32を0.2
μm厚、アンドープInGaAsP/InGaAsP多
重量子井戸(MQW)活性層(波長1.3μm、厚さ
0.2μm)33、およびn−InPクラッド層の一部
34を0.2μm厚にMOVPE選択成長によりエピタ
キシャル成長させる。ここで活性層33はアンドープI
nGaAs/InGaAsP MQW活性層あるいは、
アンドープInGaAsPバルク活性層でもよく、In
GaAsP/InGaAsP MQW構造に限定されな
い。
ヘテロ(DH)構造32、33、34の側面は、MOV
PE成長法の成長速度の面方位依存性から、(111)
B面が自動的に形成され、非常に平滑な鏡面構造とな
る。この結果、光導波路の散乱損失を極めて低く抑える
ことができる。
ラッド層34の上にSiO2 マスク35をパターニング
し、DH構造の両脇をp−InP層36(キャリア濃度
7×1017cm-3、厚さ0.5μm)、n−InP層3
7(キャリア濃度1×1018cm-3、厚さ0.7μm)
で埋め込む。この状態で一旦成長を停止し、PH3 を1
00sccm、DEZnを100sccm流しながら6
0秒間待機すると、図7(d)の様に、n−InP層3
7の表面にp型反転層38(厚さ0.1〜0.2μm)
が形成される。続いて図7(e)に示すように、p−I
nP層39(キャリア濃度7×1017cm-3、厚さ0.
5μm)、アンドープInGaAsP層39b(バンド
ギャップ波長1.2μm、厚さ0.1μm)、n−In
P層40(キャリア濃度1×1018cm-3、厚さ0.2
μm)を成長する。n−InP層40は成長界面にpn
接合が形成されるのを防ぐために挿入したものであり、
本発明において必ずしも必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図7(f)の様に電極形成工程を経
てレーザ構造とした。
を150μm長に切り出し、前端面に80%、後端面に
95%の高反射膜コーティングを施し測定したところ、
レーザ発振波長1.30μm、20℃での閾値電流0.
8mA、スロープ効率0.50W/A、85℃での閾値
電流4.5mA、スロープ効率0.4W/Aの素子が高
歩留まりで実現できた。
について説明する。図8は第4の実施の形態を説明する
ための工程断面図である。まず、図8(a)に示すよう
に、p−InP基板31上にn−InP層37(キャリ
ア濃度1×1018cm-3、厚さ0.5μm)を全面に成
長させる。次に、図8(b)に示すように、n−InP
層37上に、CVD法によりSiO2 を堆積し、これを
<011>方向へストライプが向くようにパターニング
し、SiO2 マスク30を形成する。ここで、マスク間
隙幅は1.5μmであり、マスク幅は、10μmに形成
されている。次に、MOVPE炉内にて、PH3 を10
0sccm、DEZnを100sccm流しながら、6
00℃で15分間待機する。すると、図8(c)の様
に、SiO2 マスクのない領域38がp型反転する。
(d)の様に、p−InPクラッド層(キャリア密度7
×1017cm-3)32を0.2μm厚、アンドープIn
GaAsP/InGaAsP多重量子井戸(MQW)活
性層(波長1.3μm、厚さ0.2μm)33、および
n−InPクラッド層の一部34を0.2μm厚にMO
VPE選択成長によりエピタキシャル成長させる。ここ
で活性層33はアンドープInGaAs/InGaAs
P MQW活性層あるいは、アンドープInGaAsP
バルク活性層でもよく、InGaAsP/InGaAs
P MQW構造に限定されない。
ヘテロ(DH)構造32、33、34の側面は、MOV
PE成長法の成長速度の面方位依存性から、(111)
B面が自動的に形成され、非常に平滑な鏡面構造とな
る。この結果、光導波路の散乱損失を極めて低く抑える
ことができる。
ド層34の上にSiO2 マスク35を形成し、これを成
長阻止マスクとして、p−InP層39(キャリア密度
7×1017cm-3、厚さ0.7μm)、アンドープIn
GaAsP層39b、n−InP層40(キャリア濃度
1×1018cm-3、厚さ0.2μm)を成長する。n−
InP層40は成長界面にpn接合が形成されるのを防
ぐために挿入したものであり、本発明において必ずしも
必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図8(f)の様に電極形成工程を経
てレーザ構造とした。
を150μm長に切り出し、前端面に80%、後端面に
95%の高反射膜コーティングを施し測定したところ、
レーザ発振波長1.30μm、20℃での閾値電流0.
8mA、スロープ効率0.50W/A、85℃での閾値
電流4.5mA、スロープ効率0.40W/A、の素子
が高歩留まりで実現できた。
の実施の形態について説明する。図10は第5の実施の
形態を説明するための工程断面図であり、図9は第5の
実施の形態により作製された半導体レーザの斜視図であ
る。図10(a),(b)は第1の実施の形態で示した
図2(a)、(b)と同じ構造である。その後、図10
(c)の様に、n−InPクラッド層34の上にSiO
2 マスク35をパターニングし、DH構造の両脇をp−
InP層36(キャリア濃度7×1017cm-3、厚さ
0.5μm)、n−InP層37(キャリア濃度1×1
018cm-3、厚さ0.5μm)で埋め込む。続いて図1
0(d)に示すように、p−InGaAsP層39c
(波長組成1.00μm、キャリア濃度7×1017cm
-3、厚さ1.0μm)、n−InP層40(キャリア濃
度1×1018cm-3、厚さ0.2μm)を成長する。n
−InP層40は成長界面にpn接合が形成されるのを
防ぐために挿入したものであり、本発明において必ずし
も必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図10(e)の様に電極形成工程を
経て、図9の様なレーザ構造とした。
を150μm長に切り出し、前端面に80%、後端面に
95%の高反射膜コーティングを施し測定したところ、
レーザ発振波長1.30μm、閾値電流1.0mA、ス
ロープ効率0.50W/Aの素子が高歩留まりで実現で
きた。
構造の作成原理について述べる。MOVPE選択成長に
より作製した光導波路の両脇にpnpn電流ブロック構
造を導入する工程で、n−InP電流ブロック層37と
n−InPクラッド層41が接すると、電流ブロック構
造として機能しない。そこで、本実施の形態において
は、p−InP電流ブロック層の代わりに、p−InG
aAsP電流ブロック層39cを用いることにより、
(111)B面への成長が生じるため、n−InP電流
ブロック層37とn−InPクラッド層41が接するこ
とを防止することができる。図11を用いて、これを説
明する。図11の断面図に示すように、MOVPE選択
成長により形成したリッジ光導波路の両脇の埋め込み成
長において、(100)面への成長膜厚d1と(11
1)B面への成長膜厚d2との関係を調べた実験結果が
図11に示されている。成長条件は、成長圧力150T
orr、成長温度625℃、成長速度1.5μm/hで
行った。この実験データから、InGaAsPで埋め込
み成長をする場合より、(111)B面への膜厚が3倍
程度厚くなることが分かる。従って、図1等で示してい
る、p−InP電流ブロック層39のかわりに、p−I
nGaAsP層を用いれば、n−InP電流ブロック層
37を覆うことができ、n−InPクラッド層41とn
−InP電流ブロック層37とが接することを防止でき
る。
態について説明する。図12は第6の実施の形態を説明
するための工程断面図である。図12(a),(b),
(c)は図10(a),(b),(c)と同じ工程であ
る。続いて図12(d)に示すように、p−InGaA
sP層39c(波長組成1.00μm、キャリア濃度7
×1017cm-3、厚さ1.0μm)、アンドープInG
aAsP層39b(バンドギャップ波長1.2μm、厚
さ0.1μm)、n−InP層40(キャリア濃度1×
1018cm-3、厚さ0.2μm)を成長する。n−In
P層40は成長界面にpn接合が形成されるのを防ぐた
めに挿入したものであり、本発明において必ずしも必要
とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図12(e)の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを150μm長に切り出し、前端面に80
%、後端面に95%の高反射膜コーティングを施し測定
したところ、レーザ発振波長1.30μm、20℃での
閾値電流0.8mA、スロープ効率0.52W/A、8
5℃での閾値電流4.5mA、スロープ効率0.41W
/A、の素子が高歩留まりで実現できた。
態について説明する。図13は第7の実施の形態を説明
するための工程断面図であり、図13(a),(b),
(c)は、図10(a),(b),(c)と同じ工程で
ある。続いて、図13(d)に示すように、p−InP
層39d(キャリア濃度2×1018cm-3、厚さ0.2
5μm)、p−InP層39(キャリア濃度7×1017
cm-3、厚さ0.75μm)、n−InP層40(キャ
リア濃度1×1018cm-3、厚さ0.2μ)を成長す
る。n−InP層40は成長界面にpn接合が形成され
るのを防ぐために挿入したものであり、本発明において
必ずしも必要とするものではない。この工程において、
p−InP層39dの成長中に、n−InP層37の表
面へZnの固層拡散により、p型反転層38が形成され
る。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャリア層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図13(e)の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを150μm長に切り出し、前端面に80
%、後端面に95%の高反射膜コーティングを施し測定
したところ、レーザ発振波長1.30μm、閾値電流
1.0mA、スロープ効率0.50W/Aの素子が後歩
留まりが実現できた。
ブロック層39dの一部もしくは全部のドーピング濃度
が、n−InP電流ブロック層37のドーピング濃度よ
り高くすることで、p−InP電流ブロック層39dの
成長中に、ドーパントであるZnがn−InP層中へ固
層拡散し、その結果n−InP層の表面がp型反転する
ため、n−InP電流ブロック層37とn−InPクラ
ッド層41が接することを防止することができる。図1
4を用いてこれを説明する。図14は、n−InP層上
へ、p−InP層をMOVPE成長したときの、n−I
nP層表面のp型反転深さを、p−InP層の成長時間
に対して調べた実験結果である。この実験では、n−I
nP層のキャリア濃度は、n=1.0×1018cm-3一
定とし、p−InP層のキャリア濃度をp=1.1〜
3.0×1018cm-3と変化させた。また、成長圧力は
150Torr、成長温度は625℃、成長速度は1.
5μm/hとし、pドーパントの原料にはジエチルジン
ク(DEZn)を用いた。この結果、p=1.1×10
18cm-3では、60分間の成長でも、p型反転層深さは
0.05μm以下であるが、p=1.5、2.0×10
18cm-3と増加させるにつれて、30分間の成長で、p
型反転層深さが0.1μm、0.22μmと十分に深く
なることが明らかになった。従ってp−InP電流ブロ
ック層39dの一部もしくは全部のドーピング濃度を、
n−InP電流ブロック層37のドーピング濃度より高
くすることで、n−InP電流ブロック層37がp−I
nPで囲まれた構造が実現され、n−InPクラッド層
41とn−InP電流ブロック層37とが接することを
防止できる。
実施の形態について説明する。図15は第8の実施の形
態を説明するための選択成長マスクパターンであり、図
16は工程断面図である。p−InP基板31上にλ/
4シフト回折格子を形成した後(図面には記載されてい
ない)、図15に示すような一対のSiO2 ストライプ
マスク30をパターニングする。マスク幅は10μm、
間隔は1.5μmとした。このときストライプの方向
は、[011]方向から[01−1]方向へ5度回転し
て形成する。このストライプマスク30に挟まれた1.
5μm幅の領域へ図10(b)と同様なDH構造32、
33、34をMOVPE選択成長によりエピタキシャル
成長させる。[011]方向から[01−1]方向への
回転角は3度以上であればよい。
クラッド層34の上に、SiO2 マスク35をパターニ
ングし、DH構造の両脇をp−InP層36(キャリア
濃度7×1017cm-3、厚さ0.2μm)、n−InP
層37(キャリア濃度1×1018cm-3、厚さ0.5μ
m)、p−InP層39(キャリア濃度7×1017cm
-3、厚さ0.8μm)で埋め込む。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャリア層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図16(d)の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを400μm長に切り出し、両端面に0.1
%の無反射膜コーティングうを施し測定したところ、レ
ーザ発振波長1.31μm、閾値電流5.0mA、スロ
ープ効率0.30W/A、サイドモード抑圧比(SMS
R)45dB以上の素子が高歩留まりで実現できた。
路32、33、34の導波路軸を[011]方向から
[01−1]方向へ回転することにより、n−InP電
流ブロック層37、p−InP電流ブロック39が(0
1−1)面へも成長する。このため、n−InP電流ブ
ロック層37がp−InP電流ブロック層39に覆われ
る形となるため、、n−InP電流ブロック層37とn
−InPクラッド層41が接することを防止することが
できる。図17を用いてこれを説明する。ストライプ方
向(光導波路方向)が[011]の場合、マスク端につ
ながる成長側面は(111)B面となり(図17
(a))、[011]から[01−1]方向へ回転させ
て行くと、成長側面は(01−1)面と(111)B面
が現れ(図17(b))、回転角度45度では成長側面
が(010)面となり(図17(c))、90度回転し
た[01−1]ストライプでは成長側面に(111)B
面と(111)A面が現れる(図17(d))。図17
(a)の[011]ストライプを用いたときに現れる
(111)B側壁面は、非常に平滑で安定な面であるた
め、側壁方向へは成長しにくい。
イプを用いたときに現れる側壁面は、(111)B面ほ
ど安定ではないため、比較的成長しやすい。したがっ
て、ストライプを[011]方向から[01−1]方向
へ回転させた構造を用いることで、n−InP電極ブロ
ック層37がp−InP電流ブロック層39に覆われる
形を実現できるため、n−InP電流ブロック層37と
n−InPクラッド層41が接することを防止すること
ができる。また、レーザ共振器を形成するためには、へ
き界面を共振器ミラーとして利用できる[011]スト
ライプに近い方が望ましい。したがって、図17(b)
に示すような、[011]方向から[01−1]方向へ
微少角回転させたストライプが使いやすい。
実施の形態について説明する。図18は第9の実施の形
態を説明するための断面工程図であり、図19は、埋め
込み成長に用いるSiO2 マスクパターンである。
(b)と同じ工程である。その後、図19の様に、n−
InPクラッド層34の上に、SiO2 マスク35をジ
グザグ状にパターニングし、DH構造の両脇をp−In
P層36(キャリア濃度7×1017cm-3、厚さ0.2
μm)、n−InP層37(キャリア濃度1×1018c
m-3,厚さ0.5μm)、p−InP層39(キャリア
濃度7×1017cm-3、厚さ0.8μm)で埋め込むと
図18(c)の構造となる。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャリア層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図18(d)の様に電極形成工程を
経てレーザ構造とした。本実施の形態により作製した半
導体レーザを150μm長に切り出し、前端面に80
%、後端面に95%の高反射膜コーティングを施し測定
したところ、レーザ発振波長1.30μm、閾値電流
1.0mA、スロープ効率0.50W/Aの素子が高歩
留まりで実現できた。
ー層36、n−InP電流ブロック層37および、p−
InP電流ブロック層39を含む多層構造が光導波路に
接する領域が、導波路軸方向にジグザグ状になるような
成長阻止マスクを用いることにより、導波路軸を[01
1]方向から傾けたのと等価な効果が得られ、n−In
P電流ブロック層37、p−InP電流ブロック層39
が[01−1]方向へも成長する。このため、n−In
P電流ブロック層37がp−InP電流ブロック層39
に覆われる形ができるため、n−InP電流ブロック層
37とn−InPクラッド層41が接することを防止す
ることができる。図20を用いてこれを説明する。[0
11]方向へジグザグ状のストライプマスクを形成し
(図20(a))、選択成長を行うと、図17(b)と
同様な効果が得られ、図20(b)の様な成長形状が実
現できる。したがって、この様なマスクを用いればn−
InP電流ブロック層37がp−InP電流ブロック層
39に覆われる形ができるため、n−InP電流ブロッ
ク層37とn−InPクラッド層41が接することを防
止することができる。
形態について説明する。図21は第10の実施の形態を
説明するための工程断面図である。図21(a),
(b)は図10(a),(b)と同じ工程である。その
後、図21(c)の様に、n−InPクラッド層34の
上に、SiO2 マスク35をパターニングし、DH構造
の両脇をMOVPEにより、p−InP層36(キャリ
ア濃度7×1017cm-3、厚さ0.2μm)、n−In
P層37(キャリア濃度1×1018cm-3、厚さ0.5
μm)、p−InP層39(キャリア濃度7×1017c
m-3、厚さ0.8μm)で埋め込む。このときの成長圧
力を150Torr、成長速度は1.5μm/hとし
た。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図21(d)の様に電極形成工程を
経てレーザ構造とした。本実施の形態により製作した半
導体レーザを150μm長に切り出し、前端面に80
%、後端面に95%の高反射膜コーティングを施し測定
したところ、レーザ発振波長1.30μm、閾値電流
1.0mA、スロープ効率0.50W/Aの素子が高歩
留まりで実現できた。
ー層36、n−InP電流ブロック層37、p−InP
電流ブロック層39の成長条件を、高成長圧力、高成長
速度とすることで、n−InP電流ブロック層37とn
−InPクラッド層41が接することを防止できる。図
22、図23を用いてこれを説明する。MOVPE選択
成長により形成したリッジ光導波路の両脇の埋め込み成
長において、(100)面への成長膜厚d1と(11
1)B面への成長膜厚d2との関係を成長圧力をパラメ
ータとして調べた実験結果が図22に示されている。こ
の実験では、成長速度を0.75μm/h一定とし、成
長圧力を50Torrから150Torrまで変化させ
た。また、同様な実験を成長圧力を75Torr一定の
もとで、成長速度依存性について調べた実験結果が図2
3である。これらのデータから、成長圧力については1
00Torr以上、成長速度については、1.5μm/
h以上とすることで、(111)B面への成長膜厚を十
分に厚くすることが可能であり、したがって、n−In
P電流ブロック層37が、p−InP層36、39に覆
われた構造が実現され、n−InP電流ブロック層37
とn−InPクラッド層41が接することを防止でき
る。
の実施の形態について説明する。図24は第11の実施
の形態を説明するための工程断面図であり、図25は本
発明の第11の実施の形態により作製された半導体レー
ザの構造斜視図である。図24(a)、(b)は図10
(a)、(b)と同じ工程である。その後、図24
(c)の様に、n−InPクラッド層34の上に、Si
O2 マスク35をパターニングし、DH構造の両脇へM
OVPEにより、p−InP層36(キャリア濃度7×
1017cm-3、厚さ0.2μm)、n−InP層37
(キャリア濃度1×1018cm-3、厚さ0.5μm)
を、成長圧力50Torr、成長温度670℃、成長速
度0.5μm/hで成長し、引き続き、p−InP層3
9(キャリア濃度7×1017cm-3、厚さ0.8μ
m)、n−InP層40(キャリア濃度1×1018cm
-3、厚さ0.1μm)を成長圧力150Torr、成長
温度625℃、成長速度1.5μm/hで成長した。n
−InP層40は成長界面にpn接合が形成されるのを
防ぐために挿入したものであり、本発明において必ずし
も必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャリア層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図24(d)の様に電極形成工程を
経て図25に示す様なレーザ構造とした。本実施の形態
により作製した半導体レーザを150μm長に切り出
し、前端面に80%、後端面に95%の高反射膜コーテ
ィングを施し測定したところ、レーザ発振波長1.30
μm、閾値電流0.9mA、スロープ効率0.52W/
Aの素子が高歩留まりで実現できた。
形態について説明する。図26は第12の実施の形態を
説明するための工程断面図である。図26(a),
(b)は図10(a),(b)と同じ工程である。その
後、図26(c)の様に、n−InPグラッド層34の
上に、SiO2 マスク35をパターニングし、DH構造
の両脇へMOVPEにより、p−InP層36(キャリ
ア濃度7×1017cm-3、厚さ0.2μm)、n−In
P層37(キャリア濃度1×1018cm-3、厚さ0.5
μm)を、成長圧力50Torr、成長速度は0.5μ
m/hで成長し、引き続き、p−InP層39(キャリ
ア濃度7×1017cm-3、厚さ0.8μm)、アンドー
プInGaAsP層39b(バンドギャップ波長1.2
μm、厚さ0.1μm)、n−InP層40(キャリア
濃度1×1018cm-3、厚さ0.1μm)を成長圧力1
50Torr、成長速度1.5μm/hで成長した(ア
ンドープInGaAsP層39bの成長速度は0.5μ
m/hとした)。n−InP層40は成長界面にpn接
合が形成されるのを防ぐために挿入したものであり、本
発明において必ずしも必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図26(d)の様に電極形成工程を
経てレーザ構造とした。
を150μm長に切り出し、前端面に80%、後端面に
95%の高反射膜コーティングを施し測定したところ、
レーザ発振波長1.30μm、閾値電流0.8mA、ス
ロープ効率0.55W/Aの素子が高歩留まりで実現で
きた。また、85℃においても、しきい値電流2.5m
A、スロープ効率0.40W/Aの素子が高歩留まりで
実現できた。また、素子長を900μmに切り出し、前
端面に6%、後端面に95%の高反射膜コーティングを
施し、1μsec−1%のパルスで測定したところ、し
きい値電流10mA、スロープ効率0.56W/Aであ
り、500mAの電流注入時の光出力は250mW、ま
た最大光出力は400mW以上であった。
形態について説明する。図24は第13の実施の形態を
説明するための工程断面図である。図27(a),
(b)は図10(a),(b)と同じ工程である。その
後、図27(c)の様に、n−InPグラッド層34の
上に、SiO2 マスク35をパターニングし、DH構造
の両脇へMOVPEにより、図27(c)の様に、p−
InP層36(キャリア濃度7×1017cm-3、厚さ
0.2μm)を、成長圧力200Torr、成長温度6
00℃、成長速度2.0μm/hで成長したのち、n−
InP電流ブロック層37(キャリア濃度1×1018c
m-3、厚さ0.5μm)を成長圧力50Torr、成長
温度670℃、成長速度0.5μm/hで成長した。p
−InPカバー層36の成長条件は、原料種のマイグレ
ーションが抑制されるため、マスク端でエッジグロース
が発生する。次のn−InPブロック層37の成長条件
は、逆に原料種のマイグレーションが促進されるため、
p−InPカバー層36の底部へ成長する。
InP層39(キャリア濃度7×1017cm-3、厚さ
0.8μm)、n−InP層40(キャリア濃度1×1
018cm-3、厚さ0.1μm)を成長圧力150Tor
r、成長温度625℃、成長速度1.5μm/hで成長
した。またn−InP層40は成長界面にpn接合が形
成されるのを防ぐために挿入したものであり、本発明に
おいて必ずしも必要とするものではない。
n−InP層41(キャリア濃度1×1018cm-3、厚
さ1.5μm)、n−InGaAsPキャップ層42
(キャリア濃度5×1018cm-3、厚さ0.3μm)で
埋め込んだ。最後に図27(e)の様に電極形成工程を
経て、レーザ構造とした。本実施の形態により作製した
半導体レーザを150μm長に切り出し、前端面に80
%、後端面に95%の高反射膜コーティングを施し測定
したところ、レーザ発振波長1.30μm、閾値電流
0.9mA、スロープ効率0.52W/Aの素子が高歩
留まりで実現できた。
ブロック層37の(111)B面への張り出しをなくす
ことで、n−InP電流ブロック層37とn−InPク
ラッド層41が接することを防止している。図28を用
いてこれを説明する。リッジ光導波路上のSiO2 マス
ク35を成長阻止マスクとして、p−InPカバー層3
6は若干(111)B面の張り出し部を形成し、次のn
−InP電流ブロック層37は(111)B面の張り出
しをなくし(図28(a))、さらにp−InP電流ブ
ロック層39は(111)B面の張り出しを形成すれば
(図28(b))、n−InP電流ブロック層37がp
−InP層36、39に覆われ、n−InPクラッド層
41との接触が生じない。
説明する。図28(a)の様な構造を実現するために
は、n−InP電流ブロック層37の成長において、
(100)面上の原料種のマイグレーションを促進さ
せ、SiO2 マスク35近傍の(100)面へ成長しな
いようにすればよい。(100)面上の原料種のマイグ
レーションを促進させる手法として、以下の方法が考え
られる。
の成長条件を、低成長圧力、あるいは高成長温度、ある
いは低成長速度、もしくはこれらの組み合わせとするこ
とで、成長速度の速い(311)面側へのマイグレーシ
ョンを促進させ、図28(a)の構造を実現することが
可能である。具体的には、成長圧力は100Torr以
下、望ましくは75Torr以下、成長温度は625℃
以上、望ましくは650℃以上とし、成長速度は0.7
5μm/h以下、望ましくは0.50μm/h以下とす
ればよいことを実験的に確認している。この実施の形態
では、この結果を利用している。
形態について説明する。図29は第14の実施の形態を
説明するための工程断面図である。図29(a),
(b)は図10(a),(b)と同じ工程である。その
後、図29(c)の様に、n−InPグラッド層34の
上に、SiO2 マスク35をパターニングし、DH構造
の両脇へMOVPEにより、p−InP層36(キャリ
ア濃度7×1017cm-3、厚さ0.2μm)、n−In
P層37(キャリア濃度1×1018cm-3、厚さ0.5
μm)、p−InP層39(キャリア濃度7×1017c
m-3、厚さ0.8μm)、n−InP層40(キャリア
濃度1×1018cm-3、厚さ0.1μm)を成長圧力7
5Torr、成長速度1.5μm/hで成長した。ここ
で、n−InP層37のドーパントにはSeを用いた。
またn−InP層40は成長界面にpn接合が形成され
るのを防ぐために挿入したものであり、本発明において
必ずしも必要とするものではない。
−InP層41(キャリア濃度1×1018cm-3、厚さ
1.5μm)、n−InGaAsPキャップ層42(キ
ャリア濃度5×1018cm-3、厚さ0.3μm)で埋め
込んだ。最後に図29(d)の様に電極形成工程を経て
レーザ構造とした。本実施の形態により作製した半導体
レーザを150μm長に切り出し、前端面に80%、後
端面に95%の高反射膜コーティングを施し測定したと
ころ、レーザ発振波長1.30μm、閾値電流0.9m
A、スロープ効率0.52W/Aの素子が高歩留まりで
実現できた。
たように、図28(a)の様な構造を実現するために
は、(100)面上の原料種のマイグレーションを促進
させればよい。(100)面上の原料種のマイグレーシ
ョンを促進させる他の手法として、次のような方法が考
えられる。すなわち、n−InP電流ブロック層37の
ドーパントとして、セレン(Se)あるいは硫黄(S)
を用いる。III族サイトに取り込まれるIV族元素で
あるシリコン(Si)と異なり、VI族元素であるS
e、Sは、Vサイトに取り込まれるため、ドーピング濃
度を1×1019cm-3程度まで高くすると、InPのV
族面を終端し、In原子のマイグレーション長が長くな
る。その結果、ステップの多い(311)面側へ原料が
流れ、図28(a)の様な構造が実現できる。この後、
p−InPの成長を行うと、通常の(111)B面を側
壁とする選択成長となり、図28(b)の様になる。こ
の実施の形態では、この事実を利用している。
形態について説明する。図30は第15の実施の形態を
説明するための工程断面図である。図30(a),
(b)は図10(a),(b)と同じ工程である。その
後、図30(c)の様に、n−InPグラッド層34の
上に、SiO2 マスク35をパターニングし、DH構造
の両脇へMOVPEにより、p−InP層36(キャリ
ア濃度7×1017cm-3、厚さ0.2μm)、n−In
P層37(キャリア濃度1×1019cm-3、厚さ0.5
μm)、p−InP層39(キャリア濃度7×1017c
m-3、厚さ0.8μm)、アンドープInGaAsP層
39b(バンドギャップ波長1.2μm、厚さ0.
1)、n−InP層40(キャリア濃度1×1018cm
-3、厚さ0.1μm)を成長圧力75Torr、成長速
度1.5μm/h(アンドープInGaAsP層39b
の成長速度は0.5μm/hとした)で成長した。ここ
で、n−InP層37のドーパントにはSeを用いた。
n−InP層40は成長界面にpn接合が形成されるの
を防ぐために挿入したものであり、本発明において必ず
しも必要とするものではない。
−InP層41(キャリア濃度1×1018cm-3、厚さ
1.5μm)、n−InGaAsPキャップ層42(キ
ャリア濃度5×1018cm-3、厚さ0.3μm)で埋め
込んだ。最後に図30(d)の様に電極形成工程を経て
レーザ構造とした。本実施の形態により作製した半導体
レーザを150μm長に切り出し、前端面に80%、後
端面に95%の高反射膜コーティングを施し測定したと
ころ、レーザ発振波長1.30μm、閾値電流0.8m
A、スロープ効率0.55W/Aの素子が高歩留まりで
実現できた。また、85℃においても、しきい値電流
2.5mA、スロープ効率0.40W/Aの素子が高歩
留まりで実現できた。
上のInGaAsP系1.3μm帯のレーザについての
み説明したが、他の波長帯(1.0μm〜1.7μm)
および、基板に係わらず、InGaAsP系であれば同
様なレーザ構造が実現可能である。また上記実施の形態
では、半導体レーザへの適用についてのみ述べたが、本
発明は半導体レーザに限らず、電流ブロック構造を必要
とする半導体光アンプ、光スイッチ等のデバイスについ
ても適用が可能である。
PE選択成長により作製された活性層の両脇をpnpn
電流ブロック構造で埋め込んだ半導体装置において、n
型電流ブロック層がp型層で覆われる様な構造を実現す
ることにより、nクラッド層とn型電流ブロック層との
n−n接続を防止した構造を提供するものであるため、
リーク電流(無効電流)の少ない半導体装置の構造を、
制御性、再現性よく高歩留まりで実現することができ
る。
導体レーザの斜視図である。
ーザの製造工程の断面図である。
線である。
線である。
導体レーザの斜視図である。
半導体レーザの製造工程の断面図である。
半導体レーザの製造工程の断面図である。
半導体レーザの製造工程の断面図である。
導体レーザの斜視図である。
の半導体レーザの製造工程の断面図である。
である。
の半導体レーザの製造工程の断面図である。
の半導体レーザの製造工程の断面図である。
曲線である。
マスクパターンである。
の半導体レーザの製造工程の断面図である。
めの結晶構造模式図である。
の半導体レーザの製造工程の断面図である。
ターンである。
めのマスクパターンおよび結晶構造模式図である。
態の半導体レーザの製造工程の断面図である。
曲線である。
曲線である。
態の半導体レーザの製造工程の断面図である。
レーザの斜視図である。
態の半導体レーザの製造工程の断面図である。
態の半導体レーザの製造工程の断面図である。
ための素子構造断面図である。
態の半導体レーザの製造工程の断面図である。
態の半導体レーザの製造工程の断面図である。
工程の断面図である。
製造工程の断面図である。
製造工程の断面図である。
製造工程の断面図である。
Claims (21)
- 【請求項1】 p型半導体基板上に、(111)B面と
(100)面とで囲まれた活性層を含む多層構造光導波
路を有し、前記多層構造光導波路が、p型半導体カバー
層およびn型半導体電流ブロック層およびp型半導体電
流ブロック層を含む半導体多層膜、およびn型クラッド
層で埋め込まれ、且つ、前記n型半導体電流ブロック層
とn型クラッド層とが分離していることを特徴とする光
半導体装置。 - 【請求項2】 請求項1に記載の光半導体装置におい
て、p型半導体基板が(100)基板であり、光導波路
の方向が[011]方向であることを特徴とする光半導
体装置。 - 【請求項3】 p型半導体基板上に、活性層を含む多層
構造を光導波路として直接選択成長により形成し、前記
活性層を含む多層構造側面を、p型半導体層、n型半導
体層を含む半導体多層膜で埋め込み、且つ前記n型半導
体層のうちn型クラッド層と接触する一部領域がp型に
反転していることを特徴とする光半導体装置。 - 【請求項4】 p型半導体基板上へ、一対のストライプ
マスクを形成する工程と、前記ストライプマスクに挟ま
れた領域へ活性層を含む多層構造を選択的にエピタキシ
ャル成長する工程と、前記ストライプマスクを除去し前
記エピタキシャル成長層上に成長阻止マスクを形成する
工程と、前記成長阻止マスク以外の領域へp型カバー
層、n型電流ブロック層およびp型電流ブロック層を順
次エピタキシャル成長する工程と、前記n型電流ブロッ
ク層の一部をp型に反転させる工程と、前記n型電流ブ
ロック層上にp型半導体層をエピタキシャル成長する工
程と、前記成長阻止マスクを除去した後、全面にn型半
導体層をエピタキシャル成長する工程とを含むことを特
徴とする光半導体装置の製造方法。 - 【請求項5】 請求項4に記載の光半導体装置の製造方
法において、n型電流ブロック層の一部領域をp型に反
転させる工程が、気相成長装置中における開管拡散法で
あることを特徴とする光半導体装置の製造方法。 - 【請求項6】 p型半導体基板上にn型半導体層を形成
し、この上に活性層を含む多層構造を光導波路として直
接選択成長により形成し、前記活性層を含む 多層構造側
面を、p型半導体層およびn型半導体層を含む半導体多
層膜で埋め込み、且つ前記活性層直下のn型半導体層が
p型に反転していることを特徴とする光半導体装置。 - 【請求項7】 p型半導体基板上にn型半導体層をエピ
タキシャル成長する工程と、前記n型半導体層上に一対
のストライプマスクを形成する工程と、前記ストライプ
マスクに挟まれた領域のn型半導体層をp型に反転させ
る工程と、前記ストライプマスクを成長阻止マスクとし
て、活性層を含む半導体多層構造を選択的にエピタキシ
ャル成長する工程と、前記ストライプマスクを除去し前
記活性層を含む半導体多層構造上に成長阻止マスクを形
成する工程と、前記成長阻止マスク以外の領域へp型電
流ブロック層をエピタキシャル成長する工程と、前記成
長阻止マスクを除去した後、全面にn型半導体層をエピ
タキシャル成長する工程とを含むことを特徴とする光半
導体装置の製造方法。 - 【請求項8】 請求項7に記載の光半導体装置の製造方
法において、n型半導体層をp型に反転させる工程が、
気相成長装置中における開管拡散法であることを特徴と
する光半導体装置の製造方法。 - 【請求項9】 請求項1および2に記載の光半導体装置
において、p型半導体電流ブロック層がInGaAsP
であることを特徴とする光半導体装置。 - 【請求項10】 請求項1および2に記載の光半導体装
置において、p型半導体電流ブロック層の一部もしくは
全部のドーピング濃度が、n型半導体電流ブロック層の
ドーピング濃度よりも高いことを特徴とする光半導体装
置。 - 【請求項11】 請求項1および2に記載の光半導体装
置において、p型半導体カバー層およびn型半導体電流
ブロック層およびp型半導体電流ブロック層を含む半導
体多層膜構造が光導波路に接する領域が、導波路軸方向
にジグザグ状であることを特徴とする光半導体装置。 - 【請求項12】 請求項1および2に記載の光半導体装
置において、n型半導体電流ブロック層が(111)B
面への張り出しがないことを特徴とする光半導体装置。 - 【請求項13】 請求項4、5,7および8に記載の光
半導体装置の製造方法において、p型半導体カバー層、
n型半導体電流ブロック層および、p型半導 体電流ブロ
ック層の成長方法が有機金属気相成長法であることを特
徴とする光半導体装置の製造方法。 - 【請求項14】 請求項13に記載の光半導体装置の製
造方法において、成長圧力が100Torr以上である
ことを特徴とする光半導体装置の製造方法。 - 【請求項15】 請求項13に記載の光半導体装置の製
造方法において、成長速度が1.5μm/h以上である
ことを特徴とする光半導体装置の製造方法。 - 【請求項16】 請求項13に記載の光半導体装置の製
造方法において、p型半導体カバー層の成長圧力をP
1、n型半導体電流ブロック層の成長圧力をP2、p型
半導体電流ブロック層の成長圧力をP3とするとき、P
3≧P2であることを特徴とする光半導体装置の製造方
法。 - 【請求項17】 請求項13に記載の光半導体装置の製
造方法において、p型半導体カバー層の成長圧力をP
1、n型半導体電流ブロック層の成長圧力をP2、p型
半導体電流ブロック層の成長圧力をP3とするとき、P
1≧P2であることを特徴とする光半導体装置の製造方
法。 - 【請求項18】 請求項13に記載の光半導体装置の製
造方法において、p型半導体カバー層の成長温度をT
1、n型半導体電流ブロック層の成長温度をT2、p型
半導体電流ブロック層の成長温度をT3とするとき、T
3≦T2であることを特徴とする光半導体装置の製造方
法。 - 【請求項19】 請求項13に記載の光半導体装置の製
造方法において、p型半導体カバー層の成長温度をT
1、n型半導体電流ブロック層の成長温度をT2、p型
半導体電流ブロック層の成長温度をT3とするとき、T
1≦T2であることを特徴とする光半導体装置の製造方
法。 - 【請求項20】 請求項13に記載の光半導体装置の製
造方法において、p型半導体カバー層の成長速度をR
1、n型半導体電流ブロック層の成長速度をR2、p型
半導体電流ブロック層の成長速度をR3とするとき、R
3≧R2であることを特徴とする光半導体装置の製造方
法。 - 【請求項21】 請求項13に記載の光半導体装置の製
造方法において、p型半導体カバー層の成長速度をR
1、n型半導体電流ブロック層の成長速度をR2、p型
半導体電流ブロック層の成長速度をR3とするとき、R
1≧R2であることを特徴とする光半導体装置の製造方
法。
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