JP3303844B2 - 半導体レーザの製造方法 - Google Patents

半導体レーザの製造方法

Info

Publication number
JP3303844B2
JP3303844B2 JP14557899A JP14557899A JP3303844B2 JP 3303844 B2 JP3303844 B2 JP 3303844B2 JP 14557899 A JP14557899 A JP 14557899A JP 14557899 A JP14557899 A JP 14557899A JP 3303844 B2 JP3303844 B2 JP 3303844B2
Authority
JP
Japan
Prior art keywords
growth
group
layer
conductivity type
growing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14557899A
Other languages
English (en)
Other versions
JP2000332360A (ja
Inventor
大明 厚井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP14557899A priority Critical patent/JP3303844B2/ja
Priority to CA 2309401 priority patent/CA2309401C/en
Priority to EP00111277A priority patent/EP1056172A3/en
Publication of JP2000332360A publication Critical patent/JP2000332360A/ja
Application granted granted Critical
Publication of JP3303844B2 publication Critical patent/JP3303844B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
    • H01S5/2206—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers based on III-V materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer
    • H01S5/2272—Buried mesa structure ; Striped active layer grown by a mask induced selective growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34306—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000nm, e.g. InP based 1300 and 1500nm lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/3434—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer comprising at least both As and P as V-compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34346—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser characterised by the materials of the barrier layers
    • H01S5/34373—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser characterised by the materials of the barrier layers based on InGa(Al)AsP

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nanotechnology (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Biophysics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Lasers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体レーザの製
造方法に関し、特に、III族（３族）原料種の表面マイ
グレーション長を制御し電流ブロック層を選択的に埋め
込み成長した埋め込み構造部の最表面を平坦化する半導
体レーザの製造方法に関する。
【０００２】
【従来の技術】従来、狭幅選択成長技術を用いて製造し
た光通信用半導体レーザは基板をエッチングすることな
く、素子特性においても高い歩留まりを得ることが知ら
れている。
【０００３】例えば、特開平６−１０４５２７号公報に
開示されている半導体レーザの製造方法では、狭幅選択
成長技術を用いて、基板をエッチングすることなく形成
した活性層の両側を、電流ブロック層で埋め込んだ構造
の半導体レーザを示している（従来例１）。図６は従来
例１に記載されている半導体レーザの構造を示す断面図
である。
【０００４】図６に示すように、（１００）ｎ型ＩｎＰ
基板１０１の表面にＳｉＯ2ストライプマスクを形成し
た後、そのストライプマスク以外の領域に、有機金属気
相成長（ＭＯＶＰＥ（Metal Organic Vapor Phase Epit
axy））法によりｎ型ＩｎＰクラッド層１０２、ＩｎＧ
ａＡｓウェル及びＩｎＧａＡｓＰバリアからなる量子井
戸活性層１０３並びにｐ型ＩｎＰクラッド層１０４から
形成されるダブルへテロ（ＤＨ（Double Hetero））構
造部を順次選択成長によって形成する。その後、前記ス
トライプマスクを除去し、ｐ型ＩｎＰクラッド層１０４
の活性領域上にのみ再びＳｉＯ2ストライプマスクを形
成し、その活性領域以外の領域にｐ型ＩｎＰブロック層
１０７及びｎ型ＩｎＰブロック層１０８を順次選択埋め
込み成長する。更に、ストライプマスクを除去した後、
全面にｐ型ＩｎＰブロック層１０５及びｐ型ＩｎＧａＡ
ｓコンタクト層１０６を選択成長する。このように３回
の結晶成長により形成されたウエハ表面において、ｐ型
ＩｎＧａＡｓコンタクト層１０６の表面にｐ型電極１０
９が形成され、他方のウエハ表面にｎ型電極１１０が形
成されている。
【０００５】また、特開平８−３３０６７６号公報に開
示されている半導体装置は有機金属気相成長法による選
択成長により形成された活性層の両側をｐｎｐｎ電流ブ
ロック構造で埋め込んだ半導体装置において、ｎ型電流
ブロック層がｐ型層で覆われた構造を有する（従来例
２）。図７は従来例２に記載の光半導体装置の構造を示
す断面図である。
【０００６】図７に示すように、ｐ型ＩｎＰ基板１１１
上に［０１１］方向に延びる１対のＳｉＯ2ストライプ
マスクを間隔１．５μｍで形成し、この１．５μｍの領
域へＭＯＶＰＥ法による選択成長によりｐ型ＩｎＰクラ
ッド層１１２、アンドープＩｎＧａＡｓＰ／ＩｎＧａＡ
ｓＰ多重量子井戸（ＭＱＷ（Multiple Quantum Wel
l））活性層１１３及びｎ型ＩｎＰクラッド層１１４の
一部を形成する。その後、ＳｉＯ2ストライプマスクを
除去し、ｎ型ＩｎＰクラッド層１１４の上面にのみ再び
ＳｉＯ2ストライプマスクを形成する。この活性層の両
側を、ｐ型ＩｎＰ層１１５及びｎ型ＩｎＰ層１１６で埋
め込み、ｎ型ＩｎＰ層１１６の表面にｐ型反転層１１７
を形成し、続いてｐ型ＩｎＰ層１１８及びｎ型ＩｎＰ層
１１９を成長することによってｐｎｐｎ電流ブロック構
造が形成される。次に、ストライプマスクを除去後、ｎ
型ＩｎＰ層１２０及びｎ型ＩｎＧａＡｓＰキャップ層１
２１を埋め込み成長する。このように形成されたｎ型Ｉ
ｎＧａＡｓＰキャップ層１２１の表面に誘電体絶縁膜１
２２を介してｎ型電極１２３が形成され、他面にｐ型電
極１２４が形成されている。
【０００７】このように、活性層の両側をｐｎｐｎ電流
ブロック層（１１５〜１１９）で埋め込み成長を行う
際、ＭＯＶＰＥ成長炉内で行うＺｎの開管拡散の手段に
より、ｎ型層の一部をｐ型反転させることによって、ｎ
−ｎ接続を防止できる。
【０００８】ここで示している従来例１及び２において
は、ＭＯＶＰＥ法を用いた電流ブロック成長を行う際、
成長途中で成長条件を変更することなく、単一の成長条
件で成長を行っていた。
【０００９】
【発明が解決しようとする課題】しかしながら、常圧Ｍ
ＯＶＰＥ法においてＤＨ構造部の両側に形成されたチャ
ネル領域の凹凸形状を単一の成長条件によって再現性良
く所望の平坦形状にすることは極めて困難である。
【００１０】図４は半導体レーザの電流ブロック層の埋
め込み成長過程を示す図であって、（ａ）は表面マイグ
レーション長が短い成長条件における断面図、（ｂ）は
表面マイグレーション長が長い成長条件における断面図
である。この場合の「表面マイグレーション長」とは基
板に供給されるIII族（３族）原料種がその基板に取り
込まれるまでに（１００）面上を移動できる距離、又は
成長に寄与するまでに（１００）面上を移動できる距離
を意味している。図４はＤＨ構造部１４が選択成長され
たＩｎＰ基板１３上に、ＤＨ構造部１４の頂上にのみ成
長阻止のためのＳｉＯ2ストライプマスク１５が形成さ
れており、そのＤＨ構造部１４の両側のチャネル領域１
６に電流ブロック層が形成される工程を示している。例
えば、図４（ｂ）に示すように、マイグレーション長の
長い成長条件を使用してｐ型ＩｎＰ層で構成される電流
ブロック層の前半を成長した場合、（３１１）面等の高
次面１８ａの成長が促進されるために（１００）面１８
ｂの成長速度が相対的に遅くなり、高次面成長によりチ
ャネル領域１６が埋め込まれる。そのため、最終形状は
平坦となるが、その過程では高次面成長が支配的にな
る。ところが面方位によってキャリア濃度が大きく変化
することがＲ．Ｂｈａｔ等（Journal of Crystal Growt
h 107 (1991) 772-778）によって報告されている。特
に、ｐ型ＩｎＰ層では高次面成長が支配的な場合はドー
ピング効率が低下して電流ブロッキング特性が悪化し、
素子の劣化につながるという問題点がある。
【００１１】一方、ｎ型ＩｎＰ層で構成される埋め込み
成長後半をマイグレーション長の短い成長条件で成長し
た場合、図４（ａ）に示すように、高次面１７ａも（１
００）面１７ｂもほとんど成長速度に変化がないため、
緩やかな凹凸形状を維持したまま成長を続るため埋め込
み構造部の最表面を平坦形状にすることができないとい
う問題点がある。
【００１２】更に、その中間的な成長条件を見いだそう
とする場合はドーピング濃度によってもマイグレーショ
ン長が変動するため、素子構造の変更に伴ってその都度
成長条件を変更しなければならないといった問題点も生
じる。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、III族（３族）原料種の表面マイグレーシ
ョン長を制御することによって、電流ブロッキング特性
を悪化させることなく電流ブロック埋め込み構造部の最
表面を平坦形状にすることができ、また、素子特性を高
品質化することができる半導体レーザの製造方法を提供
することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体レー
ザの製造方法は、第１導電型半導体基板上にストライプ
マスクを形成する工程と、前記ストライプマスクに挟ま
れた領域に半導体活性層を含むダブルへテロ構造部を選
択成長する工程と、前記ストライプマスクを除去し前記
選択成長した成長層上面に成長阻止マスクを形成する工
程と、前記成長阻止マスクに覆われていない領域上に下
層の第２導電型電流ブロック層と上層の第１導電型電流
ブロック層との積層体を選択的に埋め込み成長する工程
と、前記成長阻止マスクを除去し基板全体を覆う第２導
電型クラッド層及び電極コンタクト層を順次成長する工
程を有し、前記積層体を選択的に埋め込み成長する工程
は、成長前半における前記第２導電型電流ブロック層の
III族（３族）原料種の表面マイグレーション長が成長
後半における前記第１導電型電流ブロック層の前記III
族（３族）原料種の表面マイグレーション長より短くな
る成長条件で成長することにより、前記積層体の埋め込
み構造部の最表面を平坦化することを特徴とする。
【００１５】例えば、前記第１導電型がｎ型であって、
前記第２導電型がｐ型であれば、前記積層体を選択的に
埋め込み成長する工程は、成長前半における前記第２導
電型（ｐ型）電流ブロック層の前記III族（３族）原料
種の表面マイグレーション長が成長後半における前記第
１導電型（ｎ型）電流ブロック層の前記III族（３族）
原料種の表面マイグレーション長より短くなる成長条件
で成長する。
【００１６】本発明においては、成長前半、即ち、下層
の第２導電型電流ブロック層（例えばｐ型ＩｎＰ層）を
成長する工程は、前記表面マイグレーション長が成長後
半より短い成長条件で成長するため、前記第２導電型電
流ブロック層の高次面の成長を抑制する。従って、ドー
ピング効率の低下を防ぎ、電流ブロッキング特性が悪化
することがない。また、成長後半、即ち、上層の第１導
電型電流ブロック層（例えばｎ型ＩｎＰ層）を成長する
工程は、表面マイグレーション長が長い成長条件で成長
するため、高次面成長が促進され（１００）面を形成し
やすい。そのため、埋め込み構造部の最表面を平坦形状
にすることができる。
【００１７】本発明に係る他の半導体レーザの製造方法
は、第１導電型半導体基板上にストライプマスクを形成
する工程と、前記ストライプマスクに挟まれた領域に半
導体活性層を含むダブルへテロ構造部を選択成長する工
程と、前記ストライプマスクを除去し前記選択成長した
成長層上面に成長阻止マスクを形成する工程と、前記成
長阻止マスクに覆われていない領域上に下層の第２導電
型電流ブロック層と上層の第１導電型電流ブロック層と
の積層体を選択的に埋め込み成長する工程と、前記成長
阻止マスクを除去し基板全体を覆う第２導電型クラッド
層及び電極コンタクト層を順次成長する工程を有し、前
記積層体を選択的に埋め込み成長する工程は、成長前半
における前記第２導電型電流ブロック層のIII族（３
族）原料種の表面マイグレーション長が成長後半におけ
る前記第１導電型電流ブロック層の前記III族（３族）
原料種の表面マイグレーション長より長くなる成長条件
で成長することにより、前記積層体の埋め込み構造部の
最表面を平坦化することを特徴とする。例えば、前記第
１導電型がｐ型であって、前記第２導電型がｎ型であれ
ば、前記積層体を選択的に埋め込み成長する工程は、成
長前半における前記第２導電型（ｎ型）電流ブロック層
の前記III族（３族）原料種の表面マイグレーション長
が成長後半における前記第１導電型（ｐ型）電流ブロッ
ク層の前記III族（３族）原料種の表面マイグレーショ
ン長より長くなる成長条件で成長する。
【００１８】本発明においては、成長前半、即ち、下層
の第２導電型電流ブロック層（例えばｎ型ＩｎＰ層）を
成長する工程は、前記表面マイグレーション長が成長後
半より長い成長条件で成長するため、高次面成長が促進
され（１００）面を形成しやすい。そのため、埋め込み
構造部の表面を平坦形状にすることができる。また、成
長後半、即ち、上層の第１導電型電流ブロック層（例え
ばｐ型ＩｎＰ層）を成長する工程は、表面マイグレーシ
ョン長が短い成長条件で成長するため、前記第２導電型
電流ブロック層の高次面の成長を抑制する。従って、ド
ーピング効率の低下を防ぎ、電流ブロッキング特性が悪
化することがない。
【００１９】また、前記積層体を選択的に埋め込み成長
する工程は、前記成長途中でＶ族（５族）圧力又は成長
温度を初期圧力又は初期温度から変更することにより前
記III族（３族）原料種の表面マイグレーション長を制
御してもよい。
【００２０】本発明においては、前記積層体の成長条件
を成長途中で変更することにより成長途中のｐ型ＩｎＰ
層及びｎ型ＩｎＰ層の表面マイグレーション長を制御す
ることができる。これにより、最表面が平坦であって、
キャリア濃度の分布が小さい安定した素子特性を得るこ
とができる。
【００２１】更にまた、前記第１導電型半導体基板上に
前記ストライプマスクを形成する工程は、前記ストライ
プマスクのマスク幅が２００μｍ以下、前記ストライプ
マスクの開口幅が１０μｍ以下、前記ストライプマスク
の周期が１０００μｍ以下であることが望ましい。
【００２２】
【発明の実施の形態】以下、本発明の実施例に係る半導
体レーザの製造方法について添付の図面を参照して具体
的に説明する。図１は本発明の第１の実施例により製造
された半導体レーザの構造を示す断面図である。
【００２３】図１に示すように、本実施例に係る半導体
レーザにおいては、チャネル領域３に挟まれた領域にＤ
Ｈ構造部２が選択成長されたｎ型ＩｎＰ基板１におい
て、ＤＨ構造部２頂上のみに成長阻止のためのＳｉＯ2
ストライプマスクがセルフアライン的に形成され、チャ
ネル領域３に下層のｐ型ＩｎＰ電流ブロック層５、上層
のｎ型ＩｎＰブロック層６の積層体であるＩｎＰ電流ブ
ロック層４が選択的に埋め込み成長されている。なお、
図１において、符号４ａはｐ型ＩｎＰ電流ブロック層５
とｎ型ＩｎＰ電流ブロック層６との境界である成長界面
を示す。次に、ＤＨ構造部２頂上部の成長阻止用ＳｉＯ
2ストライプマスクが除去され、全体を覆うようにＩｎ
Ｐクラッド層７が埋め込み成長されている。
【００２４】次に、本発明の第１の実施例に係る半導体
レーザの製造方法について図２を参照して説明する。図
２は本発明の第１の実施例に係る半導体レーザ製造方法
を工程順に示す断面図である。図２（ａ）に示すよう
に、表面が（１００）面であるｎ型ＩｎＰ基板１上に、
[０１１]方向にマスク幅Ｗｍ、開口幅Ｗｏの一対のＳｉ
Ｏ2ストライプマスク９を周期Ｌｐで形成する。このと
き、Ｗｍ＝０〜２００μｍで特に０〜５０μｍが望まし
く、Ｗｏ＝０〜１０μｍで特に０〜５μｍが望ましく、
Ｌｐ＝０〜１０００μｍで特に１００〜５００μｍが望
ましい。
【００２５】次に、図２（ｂ）で示すようにＭＱＷ構造
部１０を含むＤＨ構造部２を常圧ＭＯＶＰＥ法により選
択成長する。また、ＭＱＷ構造部１０は、ウェル層１０
ａが０．７％圧縮歪み、膜厚５ｎｍ、層数７、バンドギ
ャップ波長１．２７μｍのＩｎＧａＡｓＰ層、バリア層
１０ｂが膜厚８ｎｍ、バンドギャップ波長１．１３μｍ
のＩｎＧａＡｓＰ層で、ＭＱＷ構造部１０の上下に膜厚
６０ｎｍ、バンドギャップ波長１．１３μｍのＩｎＧａ
ＡｓＰ−ＳＣＨ（Separate Confinement Heterostructu
re）層１１を配している。
【００２６】次に、図２（ｃ）に示すように、上記Ｓｉ
Ｏ2ストライプマスク９を除去してＤＨ構造部２の上面
にのみＳｉＯ2ストライプマスク１２をセルフアライン
的に形成し、図２（ｄ）に示すようにＤＨ構造部２の両
側のチャネル領域３にIｎＰ電流ブロック層４を常圧Ｍ
ＯＶＰＥ法により選択的に埋め込み成長する。
【００２７】ここで、IｎＰ電流ブロック層４の構造
は、ｐ型IｎＰ電流ブロック層５（キャリア濃度５×１
０17ｃｍ-3、膜厚０．４μｍ）、ｎ型IｎＰ電流ブロッ
ク層６（キャリア濃度３×1０18ｃｍ-3、膜厚０．６μ
ｍ）の積層構造である。
【００２８】次に、図２（ｅ）に示すように上記ＳｉＯ
2ストライプマスク１２を除去して基板全体を覆うIｎＰ
クラッド層７（キャリア濃度１×１０18ｃｍ-3、膜厚
４．５μｍ）及びIｎＧａＡｓ電極コンタクト層８（キ
ャリア濃度１×1０19ｃｍ-3、膜厚０．５μｍ）を常圧
ＭＯＶＰＥ法により埋め込み成長する。
【００２９】なお、選択成長により形成したＤＨ構造部
を有する凹凸基板上では、表面マイグレーション長を短
くする成長条件で成長すると電流ブロック層が凹凸形状
を保持したまま成長を続け、表面マイグレーション長を
長くする成長条件で成長すると電流ブロック層の凹凸形
状を早期に埋め込んで最表面が平坦化するというように
成長断面形状に特徴を持つ。
【００３０】従って、IｎＰ電流ブロック層４成長の成
長途中において、電流ブロッキング特性を悪化させるこ
となく最表面の形状を平坦にするため、III族（３族）
原料種の表面マイグレーション長を制御する。本実施例
では、成長前半（ｐ型IｎＰ電流ブロック層５）は凹凸
形状を保持したまま成長を続けさせるため、Ｖ族（５
族）圧力を６．０Ｔｏｒｒと高くすることによりIII族
（３族）原料種の表面マイグレーション長を短くする。
また、成長後半（ｎ型IｎＰ電流ブロック層６）は凹凸
形状を早期に埋め込んで最表面が平坦化するように成長
させるため、Ｖ族（５族）圧力を０．６Ｔｏｒｒと低く
することによりIII族（３族）原料種の表面マイグレー
ション長を長くする。
【００３１】その理由について図３を参照して説明す
る。図３はブロック層成長後の基板の構造を示す断面図
で、説明に必要な箇所のみ抜粋している。
【００３２】先ず、ｐ型IｎＰ電流ブロック層５で構成
される成長前半をマイグレーション長が短くなる条件で
成長した場合、III族（３族）原料種が取り込まれやす
い(３１１)面等の高次面５ａの成長速度とｐ型ＩｎＰ電
流ブロック層５の(１００)面５ｂの成長速度との差が小
さいため、比較的緩やかにチャネル領域３が埋め込まれ
る。
【００３３】更に、ｎ型IｎＰ電流ブロック層６で構成
される成長後半をマイグレーション長が長くなる条件で
成長した場合、高次面６ａでの成長速度がｎ型IｎＰ電
流ブロック層６の(１００)面６ｂの成長速度と比較して
速いためチャネル領域３が早期に埋め込まれやすくな
り、最表面の平坦形状を実現できる。
【００３４】次に、前記成長過程の動作原理を図４及び
図５を参照して説明する。図４は半導体レーザの電流ブ
ロック層の埋め込み成長過程を示す断面図であって、図
５はマイグレーション長の長さと成長過程との関係を示
す断面図である。図４においては、ＤＨ構造部１４が選
択成長されたＩｎＰ基板１３上に、ＤＨ構造部１４の頂
上のみに成長阻止のためのＳｉＯ2ストライプマスクが
形成１５されており、そのＤＨ構造部１４の両側のチャ
ネル領域１６に電流ブロック層が形成される工程を示し
ている。また、図５は、図４と同様、ＤＨ構造部１４の
両側のチャネル領域１６に電流ブロック層が形成される
工程において、ＩｎＰ基板１３に供給されるIII族（３
族）原料種１９の基板と表面マイグレーション長との関
係を示している。
【００３５】図５（ａ）で示しているように表面マイグ
レーション長が短い場合、（１００）面１７ｂ上に供給
されたIII族（３族）原料種１９は高次面１７ａに取り
込まれる前に成長に寄与することから、高次面１７ａの
成長速度と（１００）面１７ｂの成長速度とは、ほぼ等
しくなる。そのため、図４（ａ）で示すように、電流ブ
ロック層は緩やかな凹凸形状を残したまま成長を続け
る。
【００３６】一方、図５（ｂ）で示しているように表面
マイグレーション長が長い場合、（１００）面１８ｂ上
に供給されたIII族（３族）原料種１９は成長速度の速
い高次面１８ａに取り込まれやすく、高次面１８ａの成
長速度は（１００）面１８ｂの成長速度と比較して速く
なる。そのため、図４（ｂ）に示すように、チャネル領
域１６の両側から高次面１８ａがせり出してくるためチ
ャネル領域の谷の部分が埋め込まれ、その後は成長速度
の遅い（１００）面のみになる。
【００３７】以上のことから、図２のIｎＰ電流ブロッ
ク層４構造の形成方法について説明する。III族（３
族）原料種の表面マイグレーション長はＶ族（５族）圧
力により制御することができる。つまり、Ｖ族（５族）
圧力を高くすることにより、Ｖ族（５族）圧力を低くす
るよりもIII族（３族）原料種の表面マイグレーション
長を短くすることができる。本実施例では、ｐ型IｎＰ
電流ブロック層５成長中のＶ族（５族）圧力を６．０Ｔ
ｏｒｒとし、ｎ型IｎＰ電流ブロック層６成長中のＶ族
（５族）圧力を０．６Ｔｏｒｒとし、Ｖ族（５族）圧力
を１０倍変更することによりIII族（３族）原料種の表
面マイグレーション長を大きく変えている。
【００３８】その他の成長条件としては、ｐ型IｎＰ電
流ブロック層５の成長温度６２５℃、成長速度１．７μ
ｍ／ｈ、供給されるIII族（３族）原料とＶ族（５族）
原料との実流量比（以下「Ｖ／III（５／３）比」と略
す。）３００であり、ｎ型IｎＰ電流ブロック層６の成
長温度６２５℃、成長速度１．７μｍ／ｈ、Ｖ／III
（５／３）比３０である。
【００３９】本実施例においては、III族（３族）原料
としてトリメチルインジウム（tri-methyl-indium：Ｔ
ＭＩ）、Ｖ族（５族）原料としてフォスフィン（phosph
ine：ＰＨ3）、ｐ型ドーパントとしてジメチルジンク
（di-methyl-zinc：ＤＭＺｎ）、ｎ型ドーパントとして
ジシラン（di-silane：Ｓｉ2Ｈ6）を使用しており、成
長圧力は常圧である。
【００４０】次に、本発明の第２の実施例について説明
する。第１の実施例ではＶ族（５族）圧力を直接変更す
ることによりマイグレーション長を制御しているが、Ｖ
族（５族）圧力を変更する別の手段として成長温度を結
晶成長が可能な範囲で変化させる方法がある。Ｖ族（５
族）原料であるＰＨ3の分解効率は温度依存性が大き
く、成長温度の温度低下によりＰＨ3の分解は抑制され
るため、成長に有効に寄与する実質的なＶ族（５族）圧
力は小さくなる例えば、成長温度を通常の６２５℃から
５７５℃まで約５０℃低くした場合、ＰＨ3の分解効率
は１／１０程度になる。つまり、ＰＨ3流量を実質的に
１／１０にした場合と同等の効果を得ることができる。
【００４１】図２（ｄ）を用いて説明すると、本実施例
ではｐ型ＩｎＰ電流ブロック層５成長中の成長温度を６
２５℃とし、ｎ型ＩｎＰ電流ブロック層６成長中の成長
温度を５７５℃とする。
【００４２】その他の成長条件としては、ｐ型ＩｎＰ電
流ブロック層５ではＶ族（５族）圧力６．０Ｔｏｒｒ、
成長速度１．７μｍ／ｈ、Ｖ／III（５／３）比３００
であり、ｎ型ＩｎＰ電流ブロック層６では、Ｖ族（５
族）圧力６．０Ｔｏｒｒ、成長速度１．７μｍ／ｈ、Ｖ
／III（５／３）比３００である。
【００４３】次に、本発明の第３の実施例について説明
する。電流ブロック層の成長を決める成長条件として、
第１の実施例においてはＶ族（５族）圧力を変更し、第
２の実施例においては成長温度を変更した。本実施例に
おいては第１及び第２の実施例を合わせた方法として、
Ｖ族（５族）圧力及び成長温度の２つの成長条件を変更
してIII族（３族）原料種の表面マイグレーション長を
更に自在に制御する。
【００４４】例えば第１導電型がｎ型であって、前記第
２導電型がｐ型であるときは、成長前半におけるIII族
（３族）原料種の表面マイグレーション長が成長後半に
おける表面マイグレーション長より短くなる成長条件に
制御する。このために成長前半において、成長後半より
もＶ族（５族）圧力を高くし更に成長温度を高くすると
いうように、Ｖ族（５族）圧力及び成長温度を制御する
ことによりIII族（３族）原料種の表面マイグレーショ
ン長をより自在に制御することができる。
【００４５】次に、本発明の第４の実施例について説明
する。本発明の第１乃至３の実施例では、ｎ型ＩｎＰ基
板上の素子構造について述べたが、本実施例では、ｐ型
ＩｎＰ基板上の素子構造に関するものである。
【００４６】つまり、電流ブロッキング層の成長前半に
おけるｎ型ＩｎＰ層において、表面マイグレーション長
が長くなる成長条件で成長することにより高次面成長を
促進して平坦形状を形成し、成長後半におけるｐ型Ｉｎ
Ｐ層において、表面マイグレーション長が短くなる成長
条件で成長することにより高次面成長を抑制してドーピ
ング効率の低下を防ぐことができる。これにより、電流
ブロッキング特性が悪化することなく安定した素子特性
を得ることができる。
【００４７】
【発明の効果】以上詳述したように、本発明によれば、
III族（３族）原料種の表面マイグレーション長を制御
することによって、電流ブロック埋め込み構造部を平坦
形状にすることができ、更にIｎＰ電流ブロック層の成
長前半で比較的緩やかにチャネル領域が埋め込まれるた
め、(１００)面を形成しやすく、キャリア濃度の分布が
小さくなり、安定した素子特性が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例により製造された半導体
レーザの構造を示す断面図である。
【図２】本発明の第１の実施例に係る半導体レーザ製造
方法を工程順に示す断面図である。
【図３】本発明の第１の実施例に係る半導体レーザの電
流ブロック層成長後の構造を示す断面図である。
【図４】本発明の第１の実施例に係る半導体レーザの電
流ブロック層の埋め込み成長過程を示す図であって、
（ａ）は表面マイグレーション長が短い成長条件におけ
る断面図、（ｂ）は表面マイグレーション長が長い成長
条件における断面図である。
【図５】本発明の第１の実施例に係るマイグレーション
長の長さと成長過程との関係を示す断面図である。
【図６】特開平６−１０４５２７号公報に記載されてい
る半導体レーザの構造を示す断面図である。
【図７】特開平８−３３０６７６号公報に記載の光半導
体装置の構造を示す断面図である。
【符号の説明】
１；ｎ型ＩｎＰ基板 ２，１４；ダブルへテロ構造部（ＤＨ構造部） ３，１６；チャネル領域 ４；ＩｎＰ電流ブロック層 ４ａ；成長界面 ５；ｐ型ＩｎＰ電流ブロック層 ６；ｎ型ＩｎＰ電流ブロック層 ７；ＩｎＰクラッド層 ８；電極コンタクト層 ９，１２，１５；ＳｉＯ2ストライプマスク １０；多重量子井戸構造部（ＭＱＷ構造部） １０ａ；ウェル層 １０ｂ；バリア層 １１；ＩｎＧａＡｓＰ−ＳＣＨ層 ５ａ，６ａ，１７ａ，１８ａ；高次面 ５ｂ，６ｂ，１７ｂ，１８ｂ；（１００）面 １３；ＩｎＰ基板 １９；III族（３族）原料種 １０１；（１００）ｎ型ＩｎＰ基板 １０２，１１４；ｎ型ＩｎＰクラッド層 １０３，１１３；量子井戸活性層 １０４，１１２；ｐ型ＩｎＰクラッド層 １０５，１０７；ｐ型ＩｎＰブロック層 １０６；ｐ型ＩｎＧａＡｓコンタクト層 １０８；ｎ型ＩｎＰブロック層 １０９，１２４；ｐ型電極 １１０，１２３；ｎ型電極 １１１；ｐ型ＩｎＰ基板 １１５，１１８；ｐ型ＩｎＰ層 １１６，１１９，１２０；ｎ型ＩｎＰ層 １１７；ｐ型反転層 １２１；ｎ型ＩｎＧａＡｓＰキャップ層 １２２；誘電体絶縁膜
フロントページの続き (56)参考文献 特開2000−260714（ＪＰ，Ａ) 特開 平10−303499（ＪＰ，Ａ) １：ＩＥＥＥ．Ｐｈｏｔｏｎ．Ｔｅｃ ｈ．Ｌｅｔｔ．９［３］（1997）ｐ. 291−293ｐ− 第59回応用物理学会学術講演会講演予 稿集 Ｎｏ．１（1998）ｐ．272 17ｐ −ＹＥ−５「常圧 (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 H01L 21/205,21/365,21/31 C30B 23/00 - 25/22 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板上にストライプマ
    スクを形成する工程と、前記ストライプマスクに挟まれ
    た領域に半導体活性層を含むダブルへテロ構造部を選択
    成長する工程と、前記ストライプマスクを除去し前記選
    択成長した成長層上面に成長阻止マスクを形成する工程
    と、前記成長阻止マスクに覆われていない領域上に下層
    の第２導電型電流ブロック層と上層の第１導電型電流ブ
    ロック層との積層体を選択的に埋め込み成長する工程
    と、前記成長阻止マスクを除去し基板全体を覆う第２導
    電型クラッド層及び電極コンタクト層を順次成長する工
    程を有し、前記積層体を選択的に埋め込み成長する工程
    は、成長前半における前記第２導電型電流ブロック層の
    III族（３族）原料種の表面マイグレーション長が成長
    後半における前記第１導電型電流ブロック層の前記III
    族（３族）原料種の表面マイグレーション長より短くな
    る成長条件で成長することにより、前記積層体の埋め込
    み構造部の最表面を平坦化することを特徴とする半導体
    レーザの製造方法。
  2. 【請求項２】 前記第１導電型がｎ型であって、前記第
    ２導電型がｐ型であることを特徴とする請求項１に記載
    の半導体レーザの製造方法。
  3. 【請求項３】 第１導電型半導体基板上にストライプマ
    スクを形成する工程と、前記ストライプマスクに挟まれ
    た領域に半導体活性層を含むダブルへテロ構造部を選択
    成長する工程と、前記ストライプマスクを除去し前記選
    択成長した成長層上面に成長阻止マスクを形成する工程
    と、前記成長阻止マスクに覆われていない領域上に下層
    の第２導電型電流ブロック層と上層の第１導電型電流ブ
    ロック層との積層体を選択的に埋め込み成長する工程
    と、前記成長阻止マスクを除去し基板全体を覆う第２導
    電型クラッド層及び電極コンタクト層を順次成長する工
    程を有し、前記積層体を選択的に埋め込み成長する工程
    は、成長前半における前記第２導電型電流ブロック層の
    III族（３族）原料種の表面マイグレーション長が成長
    後半における前記第１導電型電流ブロック層の前記III
    族（３族）原料種の表面マイグレーション長より長くな
    る成長条件で成長することにより、前記積層体の埋め込
    み構造部の最表面を平坦化することを特徴とする半導体
    レーザの製造方法。
  4. 【請求項４】 前記第１導電型がｐ型であって、前記第
    ２導電型がｎ型であることを特徴とする請求項３に記載
    の半導体レーザの製造方法。
  5. 【請求項５】 前記積層体を選択的に埋め込み成長する
    工程は、前記成長途中でＶ族（５族）圧力を初期圧力か
    ら変更することにより前記III族（３族）原料種の表面
    マイグレーション長を制御することを特徴とする請求項
    １乃至４のいずれか１項に記載の半導体レーザの製造方
    法。
  6. 【請求項６】 前記積層体を選択的に埋め込み成長する
    工程は、前記成長途中で成長温度を初期温度から変更す
    ることにより前記III族（３族）原料種の表面マイグレ
    ーション長を制御することを特徴とする請求項１乃至４
    のいずれか１項に記載の半導体レーザの製造方法。
  7. 【請求項７】 前記積層体を選択的に埋め込み成長する
    工程は、前記成長途中でＶ族（５族）圧力及び成長温度
    を初期圧力又は初期温度から変更することにより前記II
    I族（３族）原料種の表面マイグレーション長を制御す
    ることを特徴とする請求項１乃至４のいずれか１項に記
    載の半導体レーザの製造方法。
  8. 【請求項８】 前記第１導電型半導体基板上に前記スト
    ライプマスクを形成する工程は、前記ストライプマスク
    のマスク幅が２００μｍ以下、前記ストライプマスクの
    開口幅が１０μｍ以下、前記ストライプマスクの周期が
    １０００μｍ以下であることを特徴とする請求項１乃至
    ７のいずれか１項に記載の半導体レーザの製造方法。
JP14557899A 1999-05-25 1999-05-25 半導体レーザの製造方法 Expired - Fee Related JP3303844B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP14557899A JP3303844B2 (ja) 1999-05-25 1999-05-25 半導体レーザの製造方法
CA 2309401 CA2309401C (en) 1999-05-25 2000-05-24 Manufacturing method of semiconductor laser
EP00111277A EP1056172A3 (en) 1999-05-25 2000-05-25 Manufacturing method of semiconductor laser

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14557899A JP3303844B2 (ja) 1999-05-25 1999-05-25 半導体レーザの製造方法

Publications (2)

Publication Number Publication Date
JP2000332360A JP2000332360A (ja) 2000-11-30
JP3303844B2 true JP3303844B2 (ja) 2002-07-22

Family

ID=15388349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14557899A Expired - Fee Related JP3303844B2 (ja) 1999-05-25 1999-05-25 半導体レーザの製造方法

Country Status (3)

Country Link
EP (1) EP1056172A3 (ja)
JP (1) JP3303844B2 (ja)
CA (1) CA2309401C (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368339A (ja) * 2001-06-08 2002-12-20 Oki Electric Ind Co Ltd メサ埋め込み型半導体レーザの製造方法
JP2005167050A (ja) * 2003-12-04 2005-06-23 Nec Compound Semiconductor Devices Ltd 高抵抗埋め込み型半導体レーザ及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3729210B2 (ja) * 1994-07-26 2005-12-21 富士通株式会社 半導体装置の製造方法
US5847415A (en) * 1995-03-31 1998-12-08 Nec Corporation Light emitting device having current blocking structure
JP2998629B2 (ja) * 1995-03-31 2000-01-11 日本電気株式会社 光半導体装置とその製造方法
JP3186645B2 (ja) * 1997-04-30 2001-07-11 日本電気株式会社 半導体レーザ及びその製造方法
JP2000260714A (ja) * 1999-03-08 2000-09-22 Nec Corp 有機金属気相成長による成膜方法及びこれを用いた半導体レーザの製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
１：ＩＥＥＥ．Ｐｈｏｔｏｎ．Ｔｅｃｈ．Ｌｅｔｔ．９［３］（１９９７）ｐ．２９１−２９３ｐ−
第５９回応用物理学会学術講演会講演予稿集 Ｎｏ．１（１９９８）ｐ．２７２ １７ｐ−ＹＥ−５「常圧

Also Published As

Publication number Publication date
CA2309401A1 (en) 2000-11-25
EP1056172A3 (en) 2004-01-21
JP2000332360A (ja) 2000-11-30
EP1056172A2 (en) 2000-11-29
CA2309401C (en) 2005-03-15

Similar Documents

Publication Publication Date Title
WO2005117217A1 (ja) 半導体光素子及びその製造方法
US5470785A (en) Method of manufacturing buried heterostructure semiconductor laser
JP3303844B2 (ja) 半導体レーザの製造方法
US6300153B1 (en) Metal organic vapor phase epitaxy and method for manufacturing semiconductor laser device
JP3267582B2 (ja) 半導体レーザの製造方法
JP2894186B2 (ja) 光半導体装置
JP2000031596A (ja) 半導体レーザ及び半導体レーザの製造方法
JP3047049B2 (ja) 埋込み構造半導体レーザの製造方法
JPH0864899A (ja) 半導体レーザ装置の製造方法，および半導体レーザ装置
JP2823042B2 (ja) 埋め込みヘテロ構造半導体レーザの製造方法
JP2000077789A (ja) 半導体レーザの製造方法
JP2001217505A (ja) 半導体光素子及びその作製方法、並びにＡｌ系化合物半導体層の選択成長法
JP3664928B2 (ja) 半導体レーザの製造方法
JP2000244067A (ja) 半導体レーザ素子およびその製造方法
JP3306688B2 (ja) 光半導体装置の製造方法
JP3266114B2 (ja) 半導体レーザの製造方法
JP3239943B2 (ja) 半導体レーザの製造方法
JPH0697591A (ja) 半導体レーザの製造方法
JPH0677605A (ja) 半導体光素子及びその製造方法
JPH10294526A (ja) 半導体装置の製造方法及び半導体装置
JPH1065263A (ja) 半導体レーザ及びその製造方法
JP2004055881A (ja) 光半導体装置の製造方法
JP2004221106A (ja) 半導体レーザおよび半導体レーザの製造方法
JPS60260184A (ja) 半導体発光装置及びその製造方法
JPH0715090A (ja) 埋め込み構造半導体光デバイスの製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees