JP3104018B2 - 仮想接地のフラットセル用センスアンプ - Google Patents

仮想接地のフラットセル用センスアンプ

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JP3104018B2
JP3104018B2 JP2831298A JP2831298A JP3104018B2 JP 3104018 B2 JP3104018 B2 JP 3104018B2 JP 2831298 A JP2831298 A JP 2831298A JP 2831298 A JP2831298 A JP 2831298A JP 3104018 B2 JP3104018 B2 JP 3104018B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルのアク
セス技術に係るもので、詳しくは、仮想接地（Virtual
ground）のフラットセル（Flat-cell)アレイのリードデ
ータを感知し、所定レベルに増幅して出力するセンスア
ンプにおいて、漏洩電流により発生する誤動作を防止し
得る仮想接地のフラットセル用センスアンプに関するも
のである。
【０００２】
【従来の技術】従来の仮想接地のフラットセル用センス
アンプは、図２に示したように、仮想接地のフラットセ
ルのリードデータ値により変化するビットラインＢＬの
電流を検出して相応の電圧を出力する第１電流／電圧変
換器１１Ａと、該第１電流／電圧変換器１１Ａの出力電
圧レベルを検出するため必要な基準電圧を発生する第２
電流／電圧変換器１１Ｂと、前記第１電流／電圧変換器
１１Ａの出力電圧を前記第２電流／電圧変換器１１Ｂの
基準電圧と比較してリード（Read）されるフラットセル
のデータに対応する電圧を出力する電圧比較器１２と、
を備えて構成されていた。
【０００３】そして、前記第１電流／電圧変換器１１Ａ
は、ソースが電源端子ＶＣＣに接続され、ゲート及びド
レインはノードＮａに共通に接続されたＰＭＯＳトラン
ジスタＰＭ１と、ドレインが前記ノードＮａに接続さ
れ、ソースはビットラインＢＬに接続されたＮＭＯＳト
ランジスタＮＭ１と、該ＮＭＯＳトランジスタＮＭ１の
ソース及びビットラインＢＬに入力端子が共通に接続さ
れ、出力端子は前記ＮＭＯＳトランジスタＮＭ１のゲー
トに接続されたインバータＩ１と、 を備えていた。
【０００４】前記第２電流／電圧変換器１１Ｂは、ソー
スが電源端子ＶＣＣに接続され、ゲート及びドレインが
ノードＮｂに共通に接続されたＰＭＯＳトランジスタＰ
Ｍ２と、ドレインが前記ノードＮｂに接続され、ソース
は電流源Ｉref に接続されたＮＭＯＳトランジスタＮＭ
２と、該ＮＭＯＳトランジスタＮＭ２のソース及び電流
源Ｉref に入力端子が共通に接続され、出力端子は前記
ＮＭＯＳトランジスタＮＭ２のゲートに接続されたイン
バータＩ２と、を備えていた。
【０００５】前記電圧比較器１２としては、差動増幅器
型電圧比較器又はインバータ型電圧比較器が用いられ
る。又、前記第１電流／電圧変換器１１Ａに接続される
フラットセルアレイは、図３に示したように、各ワード
ライン信号ＷＬ０〜ＷＬｎにより選択的に駆動される複
数のフラットセル用ＭＯＳトランジスタ（ＮＭ３０〜Ｎ
Ｍ３９）〜（ＮＭ４０〜ＮＭ４９）と、バンク選択信号
ＳＥＬ１により駆動され、一つのワードラインに接続さ
れた複数のフラットセル用ＭＯＳトランジスタ中の任意
の一対のＭＯＳトランジスタを選択する各ＭＯＳトラン
ジスタＮＭ１０〜ＮＭ１５と、左右選択信号ＳＥＬ２に
より駆動され、前記ＭＯＳトランジスタＮＭ１０〜ＮＭ
１５により選択された一対のフラットセル用ＭＯＳトラ
ンジスタのどちらか一方のフラットセル用ＭＯＳトラン
ジスタを選択する各ＭＯＳトランジスタＮＭ２０〜ＮＭ
２４と、前記左右選択信号ＳＥＬ２と相補の関係にある
左右選択信号 /ＳＥＬ２により駆動され、前記ＭＯＳト
ランジスタＮＭ１０〜ＮＭ１５により選択された一対の
フラットセル用ＭＯＳトランジスタの前記左右選択信号
ＳＥＬ２で選択されなかった方のフラットセル用ＭＯＳ
トランジスタを選択する各ＭＯＳトランジスタＮＭ５０
〜ＮＭ５４と、前記各フラットセル用ＭＯＳトランジス
タ（ＮＭ３０〜ＮＭ３９）〜（ＮＭ４０〜ＮＭ４９）の
中で最後に選択されたフラットセル用ＭＯＳトランジス
タから読み取ったデータをビットラインＢＬ側に伝達す
るため、一方側が前記ＭＯＳトランジスタＮＭ１０〜Ｎ
Ｍ１５のドレイン側に夫々接続され、他方側は前記ビッ
トラインＢＬ又は接地端子ＶＳＳに接続された複数のメ
タルコンタクトＭＣ０〜ＭＣ５と、を備えていた。
【０００６】前記メタルコンタクトＭＣ０〜ＭＣ５のう
ち、メタルコンタクトＭＣ０，ＭＣ２，ＭＣ４は接地端
子（図３ではメタルコンタクトＭＣ２のみ図示してあ
り、メタルコンタクトＭＣ０，ＭＣ４については省略し
てある）に接続され、メタルコンタクトＭＣ１，ＭＣ
３，ＭＣ５はビットラインＢＬ（図３ではメタルコンタ
クトＭＣ３のみ図示してあり、メタルコンタクトＭＣ
１，ＭＣ５については省略してある）に接続される。
尚、図３はフラットセルアレイの一例であり、それぞれ
のＭＯＳトランジスタ数等は、これに限るものではない
ことは言うまでもない。
【０００７】以下、このように構成されていた従来の仮
想接地のフラットセル用センスアンプの動作について図
２及び図３を用いて説明する。まず、前記仮想接地のフ
ラットセルアレイから任意のローセル（Low Cell）デー
タがリードされる場合について説明する。複数のフラッ
トセル用ＭＯＳトランジスタ（ＮＭ３０〜ＮＭ３９）〜
（ＮＭ４０〜ＮＭ４９）中、ローデータの貯蔵された任
意のフラットセル用ＭＯＳトランジスタ（以下、「ロー
セル」と略称する）がリードされる場合は、ワードライ
ン信号ＷＬ０〜ＷＬｎの印加によりローセルがオンする
ことでビットラインＢＬに多量の電流が流れ、インバー
タＩ１からＭＯＳトランジスタＮＭ１のゲートにハイ電
圧が印加され、該ＭＯＳトランジスタＮＭ１はオンにな
る。このため、第１電流／電圧変換器１１Ａからノード
Ｎａに出力する電圧は、第２電流／電圧変換器１１Ｂか
らノードＮｂに出力する基準電圧よりも低くなる。従っ
て、電圧比較器１２は前記各ノードＮａ、Ｎｂの電圧を
比較して接地端子ＶＳＳレベルのロー電圧を出力し、電
圧比較器１２のデータ出力ＤＡＴＡ ＯＵＴは「ロー」
になる。
【０００８】次いで、前記仮想接地フラットセルアレイ
から任意のハイセルがリードされる場合を説明する。複
数のフラットセル用ＭＯＳトランジスタ（ＮＭ３０〜Ｎ
Ｍ３９）〜（ＮＭ４０〜ＮＭ４９）中、ハイデータが貯
蔵された任意のフラットセル用ＭＯＳトランジスタ（以
下、「ハイセル」と略称する）がリードされる場合は、
ワードライン信号ＷＬ０〜ＷＬｎがハイにイネーブルさ
れてもハイセルはオンせず、前記ビットラインＢＬに電
流が流れない。このため、第１電流／電圧変換器１１Ａ
からノードＮａに出力する電圧は、第２電流／電圧変換
器１１ＢからノードＮｂに出力する基準電圧よりも高く
なる。従って、電圧比較器１２は前記各ノードＮａ、Ｎ
ｂの電圧を比較して電源端子ＶＣＣレベルのハイ電圧を
出力し、電圧比較器１２のデータ出力ＤＡＴＡ ＯＵＴ
は「ハイ」になる。
【０００９】以下、ハイセルをリードするときの具体例
として、フラットセル用ＭＯＳトランジスタＮＭ３５に
貯蔵されたハイデータをリードする場合と、ローセルを
リードするときの具体例として、フラットセル用ＭＯＳ
トランジスタＮＭ３４に貯蔵されたローデータをリード
する場合とについて説明する。ハイデータが貯蔵された
ハイセルとしてのフラットセル用ＭＯＳトランジスタＮ
Ｍ３５をリードする場合は、バンク選択信号ＳＥＬ１、
ワードライン信号ＷＬ０、左右選択信号 /ＳＥＬ２が
「ハイ」に印加され、他の全てワードライン信号ＷＬ１
〜ＷＬｎ、左右選択信号ＳＥＬ２は「ロー」に印加され
る。
【００１０】従って、各ＭＯＳトランジスタＮＭ１０〜
ＮＭ１５、フラットセル用ＭＯＳトランジスタＮＭ３０
〜ＮＭ３９のうちのローセル、ＭＯＳトランジスタＮＭ
５０〜ＮＭ５４は夫々オンされ、その他のＭＯＳトラン
ジスタＮＭ２０〜ＮＭ２４、フラットセル用ＭＯＳトラ
ンジスタＮＭ４０〜ＮＭ４９は夫々オフされる。尚、ビ
ットラインＢＬはメタルコンタクトＭＣ３に接続され、
接地端子ＶＳＳはメタルコンタクトＭＣ２接続される。
【００１１】従って、前記ビットラインＢＬは、メタル
コンタクトＭＣ３、ＭＯＳトランジスタＮＭ１３、フラ
ットセル用ＭＯＳトランジスタＮＭ３５、ＭＯＳトラン
ジスタＮＭ５２、ＭＯＳトランジスタＮＭ１２、メタル
コンタクトＭＣ２を順次通って接地端子ＶＳＳに接続さ
れ、このような経路がフラットセル用ＭＯＳトランジス
タＮＭ３５のリード経路となる。
【００１２】一方、ローデータが貯蔵されたローセルと
しての前記フラットセル用ＭＯＳトランジスタＮＭ３４
をリードする場合は、前記バンク選択信号ＳＥＬ１、左
右選択信号ＳＥＬ２、ワードライン信号ＷＬ０が「ハ
イ」に印加され、その他の全てのワードライン信号ＷＬ
１〜ＷＬｎ、左右選択信号 /ＳＥＬ２は全て「ロー」に
印加される。従って、各ＭＯＳトランジスタＮＭ１０〜
ＮＭ１５、ＭＯＳトランジスタＮＭ２０〜ＮＭ２４、フ
ラットセル用ＭＯＳトランジスタＮＭ３０〜ＮＭ３９の
うちのローセルがオンになり、その他のフラットセル用
ＭＯＳトランジスタＮＭ４０〜ＮＭ４９、ＭＯＳトラン
ジスタＮＭ５０〜ＮＭ５４は全てオフになる。このとき
も、ビットラインＢＬはメタルコンタクトＭＣ３に接続
され、接地端子ＶＳＳはメタルコンタクトＭＣ２に接続
される。
【００１３】従って、前記ビットラインＢＬは、メタル
コンタクトＭＣ３、ＭＯＳトランジスタＮＭ１３、ＭＯ
ＳトランジスタＮＭ２２、フラットセル用ＭＯＳトラン
ジスタＮＭ３４、ＭＯＳトランジスタＮＭ１２、メタル
コンタクトＭＣ２を順次通って接地端子ＶＳＳに接続さ
れ、フラットセル用ＭＯＳトランジスタＮＭ３４のリー
ド経路が形成される。
【００１４】
【発明が解決しようとする課題】しかし、この場合、前
記フラットセル用ＭＯＳトランジスタＮＭ３５に貯蔵さ
れた「ハイ」のデータをリードするときに、隣接したフ
ラットセル用ＭＯＳトランジスタＮＭ３６、ＮＭ３７に
「ロー」のデータが貯蔵されていると、選択されないフ
ラットセル用ＭＯＳトランジスタＮＭ３６、ＮＭ３７側
に漏洩電流が流れる。この漏洩電流が基準電流を超える
と、ローセルリード時のようにビットラインＢＬに多量
の電流が流れて、センスアンプでは、これを感知してノ
ードＮａの電圧がノードＮｂの基準電圧よりも低くなる
ため、ローセルリード時のように電圧比較器１２のデー
タ出力ＤＡＴＤＡ ＯＵＴが「ロー」になってしまう。
【００１５】以上のように、従来の仮想接地のフラット
セル用センスアンプにおいては、フラットセルアレイか
らハイセルをリードする時に、該ハイセルにローセルが
隣接していると、ローセル側に漏洩電流が流れ、この漏
洩電流が基準値を超える場合は、その漏洩電流の影響に
よりセンスアンプの誤動作が発生するという不具合があ
った。
【００１６】本発明の目的は、リードされるハイセルに
ローセルが隣接していてもこのローセル側への電流の漏
洩の発生を抑制し得る仮想接地のフラットセル用センス
アンプを提供しようとするものである。
【００１７】
【課題を解決するための手段】このような本発明の目的
を達成するため、本発明の請求項１に係る仮想接地のフ
ラットセル用センスアンプでは、仮想接地のフラットセ
ルのリードデータ値により変化するビットラインの電流
を検出して相応する電圧を出力する第１電流／電圧変換
器と、該第１電流／電圧変換器の出力電圧レベルを検出
するための基準電圧を発生する第２電流／電圧変換器
と、前記第１電流／電圧変換器の出力電圧を用いてリー
ドされるハイデータ貯蔵のハイセルの電位と当該ハイセ
ルに隣接したローデータ貯蔵のローセルとの電位を等電
位に維持させる第３電流／電圧変換器と、前記第１電流
／電圧変換器の出力電圧と前記第２電流／電圧変換器の
基準電圧とを比較し、該比較結果によりリードされるフ
ラットセルのデータ値に相応するデータ出力を発生する
電圧比較器とを備え、前記第３電流／電圧変換器が、ソ
ースが電源端子に接続され、ゲート及びドレインが前記
第１電流／電圧変換器の出力端子に共通に接続されたＰ
ＭＯＳトランジスタと、ドレインが前記ＰＭＯＳトラン
ジスタのドレインに接続されたＮＭＯＳトランジスタ
と、該ＮＭＯＳトランジスタのソース及びメタルコンタ
クトに入力端子が共通に接続され、出力端子が前記ＮＭ
ＯＳトランジスタのゲートに接続されたインバータとを
備えて構成される。
【００１８】
【００１９】請求項２では、前記第３電流／電圧変換器
は、所定個数のセル毎に配設するようにする。
【００２０】
【発明の実施の形態】以下、本発明に係る実施の形態を
図面を用いて説明する。本実施形態に係る仮想接地のフ
ラットセル用センスアンプを、図１に示す。図１におい
て、仮想接地のフラットセルのリードデータ値により変
化するビットラインＢＬの電流を検出して相応する電圧
を出力する第１電流／電圧変換器１１Ａと、該第１電流
／電圧変換器１１Ａの出力電圧レベルを検出するため必
要な基準電圧を発生する第２電流／電圧変換器１１Ｂ
と、前記第１電流／電圧変換器１１Ａの出力電圧を前記
第２電流／電圧変換器１１Ｂの基準電圧と比較し、該比
較結果によりリードされるフラットセルのデータ値に相
応するデータ出力ＤＡＴＡ ＯＵＴを発生する電圧比較
器１２とを備えていることは、従来と同様である。本実
施形態のフラットセル用センスアンプは、これら従来と
同様の構成に加えて、前記第１電流／電圧変換器１１Ａ
の出力電圧を用いてリードされるハイデータ貯蔵のハイ
セルの電位と、該ハイセルに隣接したローデータ貯蔵の
ローセルの電位とを等電位に維持する第３電流／電圧変
換器１１Ｃを備えている。
【００２１】前記第１電流／電圧変換器１１Ａは、従来
と同様に構成され、ソースが電源端子ＶＣＣに接続さ
れ、ゲート及びドレインはノードＮａに共通に接続され
たＰＭＯＳトランジスタＰＭ１と、ドレインが前記ノー
ドＮａに接続され、ソースはビットラインＢＬに接続さ
れたＮＭＯＳトランジスタＮＭ１と、該ＮＭＯＳトラン
ジスタＮＭ１のソース及びビットラインＢＬに入力端子
が共通に接続され、出力端子は前記ＮＭＯＳトランジス
タＮＭ１のゲートに接続されたインバータＩ１と、 を備
えている。
【００２２】前記第２電流／電圧変換器１１Ｂも、従来
と同様に構成され、ソースが電源端子ＶＣＣに接続さ
れ、ゲート及びドレインはノードＮｂに共通に接続され
たＰＭＯＳトランジスタＰＭ２と、ドレインが前記ノー
ドＮｂに接続され、ソースは電流源Ｉref に接続された
ＮＭＯＳトランジスタＮＭ２と、該ＮＭＯＳトランジス
タＮＭ２のソース及び電流源Ｉref に入力端子が共通に
接続され、出力端子は前記ＮＭＯＳトランジスタＮＭ２
のゲートに接続されたインバータＩ２と、を備えてい
る。
【００２３】前記第３電流／電圧変換器１１Ｃは、ソー
スが電源端子ＶＣＣに接続され、ゲート及びドレインは
前記ノードＮａに共通に接続されたＰＭＯＳトランジス
タＰＭ３と、前記ノードＮａにドレインが接続され、ソ
ースはメタルコンタクトＭＣ４に接続されるＮＭＯＳト
ランジスタＮＭ３と、前記メタルコンタクトＭＣ４及び
前記ＮＭＯＳトランジスタＮＭ３のソースに入力端子が
共通に接続され、出力端子は該ＮＭＯＳトランジスタＮ
Ｍ３のゲートに接続されたインバータＩ３と、を備えて
いる。尚、図１では、フラットセル用ＭＯＳトランジス
タＮＭ３５がハイセルで、このＭＯＳトランジスタＮＭ
３５のデータをリードする場合について示したものであ
り、他のハイセルのデータリード時では、第３電流／電
圧変換器１１ＣのＮＭＯＳトランジスタＮＭ３のソース
は、他の対応するメタルコンタクトに接続する。
【００２４】以下、このように構成された本実施形態に
係る仮想接地のフラットセル用センスアンプの動作につ
いて図１及び図３を用いて説明する。仮想接地のフラッ
トセルアレイから任意のローセル又はハイセルがリード
される場合、電圧比較器１２から「ロー」又は「ハイ」
の出力データＤＡＴＡ ＯＵＴが出力される過程は、従
来技術の過程と同様である。
【００２５】即ち、複数のフラットセル用ＭＯＳトラン
ジスタ（ＮＭ３０〜ＮＭ３９）〜（ＮＭ４０〜ＮＭ４
９）中、ローセルがリードされるとき、ビットラインＢ
Ｌに多量の電流が流れ、インバータＩ１からＭＯＳトラ
ンジスタＮＭ１のゲートに「ハイ」電圧が印加され、Ｍ
ＯＳトランジスタＮＭ１はオンになり、第１電流／電圧
変換器１１ＡからノードＮａに出力する電圧は、第２電
流／電源変換器１１ＢからノードＮｂに出力される基準
電圧よりも低くなる。従って、電圧比較器１２は、それ
らノードＮａ、Ｎｂの電圧を比較して接地端子ＶＳＳの
電圧レベルである「ロー」電圧を示す「ロー」のデータ
出力ＤＡＴＡ ＯＵＴを出力する。
【００２６】また、複数のフラットセル用ＭＯＳトラン
ジスタ（ＮＭ３０〜ＮＭ３９）〜（ＮＭ４０〜ＮＭ４
９）中、ハイセルがリードされるときは、ビットライン
ＢＬに電流が殆ど流れず、第１電流／電圧変換器１１Ａ
からノードＮａに出力する電圧は第２電流／電圧変換器
１１ＢからノードＮｂに出力する基準電圧よりも高くな
る。従って、電圧比較器１２は各ノードＮａ、Ｎｂの電
圧を比較して電源端子ＶＣＣの電圧レベルである「ハ
イ」電圧を示す「ハイ」のデータ出力ＤＡＴＡ ＯＵＴ
を出力する。
【００２７】しかしながら、以下に述べるように、本実
施形態においては、仮想接地フラットセルアレイからハ
イセルをリードするとき、該ハイセルに隣接してローセ
ルが位置しても、第３電流／電圧変換器１１Ｃにより従
来のような漏洩電流は流れない。以下では、フラットセ
ル用ＭＯＳトランジスタＮＭ３５に貯蔵されたハイデー
タをリードする場合を例にとって説明する。
【００２８】フラットセル用ＭＯＳトランジスタＮＭ３
５のデータをリードする場合、従来と同様に、バンク選
択信号ＳＥＬ１、ワードライン信号ＷＬ０、 左右選択信
号 /ＳＥＬ２が夫々「ハイ」に印加され、その他の全て
のワードライン信号ＷＬ１〜ＷＬｎ、左右選択信号ＳＥ
Ｌ２は「ロー」に印加される。また、ビットラインＢＬ
はメタルコンタクトＭＣ３に接続され、接地端子ＶＳＳ
がメタルコンタクトＭＣ２に接続される。
【００２９】従って、ＭＯＳトランジスタＮＭ１０〜Ｎ
Ｍ１５、フラットセル用ＭＯＳトランジスタＮＭ３０〜
ＮＭ３９のうちのローセル、ＭＯＳトランジスタＮＭ５
０〜ＮＭ５４は全てオンになり、 その他のＭＯＳトラン
ジスタＮＭ２０〜ＮＭ２４、フラットセル用ＭＯＳトラ
ンジスタＮＭ４０〜ＮＭ４９はオフになり、従来同様
に、ビットラインＢＬは、メタルコンタクトＭＣ３、Ｎ
ＭＯＳトランジスタＮＭ１３、ＮＭＯＳトランジスタＮ
Ｍ３５、ＮＭＯＳトランジスタＮＭ５２、ＮＭＯＳトラ
ンジスタＮＭ１２、及びメタルコンタクトＭＣ２を順次
経て接地端子ＶＳＳに接続されて、フラットセル用ＭＯ
ＳトランジスタＮＭ３５のリード経路が形成される。
【００３０】このとき、前記ＮＭＯＳトランジスタＮＭ
３５に隣接した全てのＮＭＯＳトランジスタＮＭ３６、
ＮＭ３７がローセルであると、従来の仮想接地フラット
セル用センスアンプでは、ＮＭＯＳトランジスタＮＭ３
６、ＮＭ３７への漏洩電流が発生してビットラインＢＬ
に多量の電流が流入した。しかしながら、本実施形態に
おいては、ＮＭＯＳトランジスタＮＭ３６、ＮＭ３７へ
の漏洩電流によりビットラインＢＬに電流が流れるとノ
ードＮａの電圧が一時的に低下し第３電流／電圧変換器
１１ＣのＰＭＯＳトランジスタＰＭ３がオンする。これ
により、第３電流／電圧変換器１１Ｃが動作して電源端
子ＶＣＣからの電圧が、ＰＭＯＳトランジスタＰＭ３、
ＮＭＯＳトランジスタＮＭ３、メタルコンタクトＭＣ
４、ＮＭＯＳトランジスタＮＭ１４を経てノードＮｄ
（図３に参照）に供給される。このような第３電流／電
圧変換器１１Ｃの動作によりノードＮｃ、Ｎｄ間の電圧
が等電位になり、ＮＭＯＳトランジスタＮＭ３６、ＮＭ
３７を経た漏洩電流は遮断される。
【００３１】従って、センスアンプにおいて、出力ノー
ドＮａの電圧が出力ノードＮｂの電圧以上になることが
補償されるため、電圧比較器１２は、接地端子ＶＳＳの
電圧レベルの「ロー」のデータ出力ＤＡＴＡ ＯＵＴを
出力せずに、正常に電源端子ＶＣＣの電圧レベルの「ハ
イ」のデータ出力ＤＡＴＡ ＯＵＴを出力する。以上の
ように、本実施形態に係る仮想接地のフラットセル用セ
ンスアンプによれば、リードされるハイセルにローセル
が隣接している場合であっても、第３電流／電圧変換器
１１Ｃによって、ローセルの電位がハイセルの電位と等
電位に維持される。このため、ローセルからビットライ
ンＢＬへの電流の漏洩の発生を防止することができ、セ
ンスアンプの誤動作を防止することができる。
【００３２】尚、上記の実施形態においては、１個の第
３電流／電圧変換器１１Ｃを用いたが、漏洩電流の遮断
をより確実に行うため、所定個数（例えば、４個又は８
個）のセル毎に１個の第３電流／電圧変換器１１Ｃを設
置してもよく、こうすることで、ローセルへの電流漏洩
をより高い精度で防止することができるようになる。
又、一層効果的に漏洩電流を遮断するために、固定接地
(Fixed Ground)フラットセルを用いることもできるが、
この場合、セルアレイ内のブロック毎に接地ラインが備
えられるためチップの面積は２０％程増加される。
【００３３】
【発明の効果】以上、説明したように本発明に係る仮想
接地のフラットセル用センスアンプにおいては、リード
されるハイセルに隣接してローセルが位置する場合、別
途の電流／電圧変換器を用いて、これらセル間の電圧を
等電位に維持させ、漏洩電流の発生を抑制し得るように
なっているため、センスアンプの誤動作を防止し、従来
の仮想接地のフラットセルを用いたＲＯＭ又はフラッシ
ュメモリの動作速度よりもセルの動作を迅速に行い得る
という効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る仮想接地のフラット
セル用センスアンプのブロック図である。
【図２】従来の仮想接地フラットセル用センスアンプの
ブロック図である。
【図３】仮想接地フラットセルアレイの回路図である。
【符号の説明】
１１Ａ：第１電流/ 電圧変換器 １１Ｂ：第２電流/ 電圧変換器 １１Ｃ：第３電流/ 電圧変換器 １２：電圧比較器 Ｉ１〜Ｉ３：インバータ ＰＭ１〜ＰＭ３：ＰＭＯＳトランジスタ ＮＭ１〜ＮＭ３：ＮＭＯＳトランジスタ Ｎａ、Ｎｂ：ノード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−57487（ＪＰ，Ａ) 特開 平８−203289（ＪＰ，Ａ) 特開 平７−147098（ＪＰ，Ａ) 特開 平５−62490（ＪＰ，Ａ) 特開 平６−20488（ＪＰ，Ａ) 特開 昭64−8579（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 仮想接地のフラットセルのリードデータ
    値により変化するビットラインの電流を検出して相応す
    る電圧を出力する第１電流／電圧変換器と、 該第１電
    流／電圧変換器の出力電圧レベルを検出するための基準
    電圧を発生する第２電流／電圧変換器と、 前記第１電流／電圧変換器の出力電圧を用いてリードさ
    れるハイデータ貯蔵のハイセルの電位と当該ハイセルに
    隣接したローデータ貯蔵のローセルとの電位を等電位に
    維持させる第３電流／電圧変換器と、 前記第１電流／電圧変換器の出力電圧と前記第２電流／
    電圧変換器の基準電圧とを比較し、該比較結果によりリ
    ードされるフラットセルのデータ値に相応するデータ出
    力を発生する電圧比較器と、 を備え、 前記第３電流／電圧変換器が、ソースが電源端子に接続
    され、ゲート及びドレインが前記第１電流／電圧変換器
    の出力端子に共通に接続されたＰＭＯＳトランジスタ
    と、 ドレインが前記ＰＭＯＳトランジスタのドレインに接続
    されたＮＭＯＳトランジスタと、 該ＮＭＯＳトランジスタのソース及びメタルコンタクト
    に入力端子が共通に接続され、出力端子が前記ＮＭＯＳ
    トランジスタのゲートに接続されたインバータとを備え
    て構成することを特徴とする仮想接地のフラットセル用
    センスアンプ。
  2. 【請求項２】 前記第３電流／電圧変換器は、所定個数
    のセル毎に配設されることを特徴とする請求項１記載の
    仮想接地のフラットセル用センスアンプ。
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US5117389A (en) * 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
JPH04321997A (ja) * 1991-04-19 1992-11-11 Nec Corp 半導体メモリ装置
US5369614A (en) * 1992-10-12 1994-11-29 Ricoh Company, Ltd. Detecting amplifier with current mirror structure
JP2687852B2 (ja) * 1993-10-13 1997-12-08 日本電気株式会社 半導体メモリ装置
US5396467A (en) * 1994-03-30 1995-03-07 United Microelectronics Corp. Sense amplifier
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