JP3091647B2

JP3091647B2 - ファクシミリ装置におけるステッピングモータ駆動制御装置

Info

Publication number: JP3091647B2
Application number: JP06224425A
Authority: JP
Inventors: 大明山中
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 1994-09-20
Filing date: 1994-09-20
Publication date: 2000-09-25
Anticipated expiration: 2015-09-25
Also published as: JPH0898591A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、原稿搬送用駆動源にス
テッピングモータを用いた高速読取仕様対応のファクシ
ミリ装置におけるステッピングモータ駆動制御装置に関
する。

【０００２】

【従来の技術】近年、ファクシミリ装置にあっては、機
能の高級・多様化に伴い、原稿から読取った画像データ
を符号化してメモリへ入力蓄積させる処理を、Ａ４又は
Ｂ４サイズの原稿について約１〜３秒で終了させるよう
にした高速読取機能を持たせたものがある。

【０００３】このような高速読取機能を持つ従来のファ
クシミリ装置の原稿読取系の制御ハードウェアの構成例
を図３に示す。概略的には、ファクシミリエンジンブロ
ック１内に具備されたメインのＣＰＵ（図示せず）とは
別に、原稿読取系２自身に関して読取処理やモータ制御
用に専用のＣＰＵ３を備えた構成とされている。このＣ
ＰＵ３はＣＰＵバス４によってファクシミリエンジンブ
ロック１に接続されている。この他、原稿読取系２内に
おいて、原稿画像を実際に読み取るＣＩＳ（密着型イメ
ージセンサ）又はＣＣＤによる読取センサ５が２値化用
の画処理ＬＳＩ６を介してＣＰＵバス４に接続されてい
る。また、読取センサ５による読取時に原稿を搬送させ
るための駆動源としてステッピングモータ７が設けら
れ、このステッピングモータ７を駆動させるためのドラ
イバ８がモータコントロールブロック９を介してＣＰＵ
バス４に接続されている。さらに、ＣＰＵバス４にはＤ
ＭＡＣ（ダイレクト・メモリ・アクセス・コントロー
ラ）１０や符号化ＬＳＩ１１が接続されている。さら
に、ＤＭＡＣ１０を制御主体とするＰＩＸバス１２が設
けられ、このＰＩＸバス１２にはシリアル・パラレル変
換器１３、ラインメモリ１４及び前記符号化ＬＳＩ１１
が接続されている。前記シリアル・パラレル変換器１３
は前記画処理ＬＳＩ６にも接続されている。

【０００４】このような構成において、高速読取処理に
ついて説明する。まず、読取センサ５で読取られた原稿
画像データは画処理ＬＳＩ６で２値化されてシリアルデ
ータとなる。この後、ＤＭＡＣ１０を利用して、シリア
ルデータをシリアル・パラレル変換器１３でパラレルデ
ータに変換し、ＤＭＡ０としてラインメモリ１４に転送
し、データのバッファリングを行なう。このバッファリ
ングにより後述するステッピングモータ７のスムージン
グ化が行なわれる。次いで、このデータをＤＭＡ１とし
てラインメモリ１４から符号化ＬＳＩ１１までデータを
転送し、この符号化ＬＳＩ１１で符号化された符号デー
タをＤＭＡ２としてファクシミリエンジンブロック１内
に転送する。転送された符号データはファクシミリエン
ジンブロック１内で画像保存用メモリ（図示せず）へ転
送され格納される。このような一連の読取動作が、Ａ４
又はＢ４サイズの原稿について約１〜３秒で終了する処
理を、高速読取処理と称している。

【０００５】次に、ステッピングモータ７のシフト動作
を制御するためのモータコントロールブロック９の構成
例を図４に示す。このモータコントロールブロック９
は、ハードウェア構成のタイマ１５によりシフト制御さ
せることで、高速読取処理におけるＣＰＵ３等のソフト
処理の負担を極力減らすように設計されている。このタ
イマ１５は設定されたタイマ値に従いモータシフトパル
スをドライバ８に出力するもので、タイマ１５の入力側
にはタイマ値設定用のレジスタ１６が接続されている。
また、タイマ１５の出力側には前述したドライバ８の他
に、ＣＰＵ３に対してモータ用割込みをかけるための割
込み信号ＭＩＮＴを出力するフリップフロップ１７が接
続されている。

【０００６】このような構成において、図５に示すモー
タ制御用のフローチャートを参照しながら、モータコン
トロールブロック９の動作を説明する。まず、ＣＰＵ３
によるソフト処理で、レジスタ１６にステッピングモー
タ７の１シフトの時間（タイマ値）を設定する（ステッ
プＳ１）。さらに、ＣＰＵ３によるソフト処理で、ＬＯ
ＡＤ（負論理)(モータスタート＋タイマ値のロード）な
るタイマロードをＯＲゲート１８を介してかけると（Ｓ
２）、レジスタ１６に設定されたタイマ値でタイマ１５
からモータシフトパルスが出力される。このモータシフ
トパルスが出力されると、ドライバ８はステッピングモ
ータ７を１シフト駆動させる。これと並行して、モータ
シフトパルスの出力により、フリップフロップ１７から
割込み信号ＭＩＮＴが発生し（Ｓ３）、ＣＰＵ３に割込
みがかかる。

【０００７】この割込みにより、ＣＰＵ３はステップＳ
４〜Ｓ６に示すようなモータ用割込み処理を実行する。
まず、ラインメモリ１４を監視する（Ｓ４）。ここに、
「ラインメモリの監視」とは、図３で説明したＤＭＡ０
とＤＭＡ１との増減関係を見ることであり、ＤＭＡ０の
入力量よりもＤＭＡ１の出力量のほうが少なければステ
ッピングモータ７の速度を低下させるようにし、逆に、
ＤＭＡ０の入力量よりもＤＭＡ１の出力量のほうが多け
ればステッピングモータ７の速度を上げる（又は、等速
とさせる）ようにするかを判断する処理を意味する。こ
の判断の結果、タイマ値の変更を要する場合には、レジ
スタ１６にタイマ値を設定し直す（Ｓ６）。このような
割込み処理がモータのスムージング化である。この処理
がなければ、ステッピングモータ７の速度変動が大きく
てぎくしゃくした読取りとなってしまい、場合によって
はライン抜けも生じてしまうため、このスムージング化
処理を必要としている。

【０００８】このようなモータ用割込み処理は、図６に
示すように、ステッピングモータ７の１シフト毎に行な
っている。また、モータ用割込み処理には約２００μｓ
かかっている。

【０００９】

【発明が解決しようとする課題】このように従来のモー
タ駆動制御による場合、ステッピングモータ７の１シフ
ト毎に割込み信号ＭＩＮＴが発生してＣＰＵ３に割込み
がかかり、その都度、約２００μｓのＣＰＵ３の割込み
処理時間を必要としている。例えば、最も高速なＳＴＤ
モード（標準モード）の場合であれば、１読取ライン処
理にステッピングモータ７を４ステップ分だけシフトさ
せるので、１読取ライン当り約８００μｓの割込み処理
時間が必要となる。高速読取処理として１．５秒読取り
を実施させる場合であれば、１読取ラインの周期が約
１．３ｍｓであり、５００μｓ（＝１．３ｍｓ−８００
μｓ）程度の余裕がある。しかし、現実には、割込み処
理としては、モータ用割込み処理の他に、例えば、不定
期にかかる符号化ＬＳＩ１１の割込み処理やＤＭＡＣ１
０の割込み処理などがあり、これらの割込み処理を５０
０μｓ以内の時間で処理するのは事実上不可能であり、
最低でも、８００μｓ程度は必要である。よって、ＳＴ
Ｄモードで１．５秒なる高速読取処理を行なわせること
はできない。

【００１０】つまり、従来のモータ駆動制御による場合
には、依然として、ＣＰＵ３のソフト処理の負担が大き
くて余裕が少ないため、高速読取化に限界があり、高速
読取機能を十分に発揮できない現状にある。

【００１１】

【課題を解決するための手段】本発明では、原稿搬送用
駆動源としてステッピングモータを用いるとともに、原
稿読取系専用のＣＰＵと、設定されたタイマ値に従い前
記ステッピングモータのドライバに対してモータシフト
パルスを順次出力するタイマとを備え、高速読取仕様に
対応したタイマ値を前記ＣＰＵのモータ用割込み処理に
よって順次設定しながら、このタイマから出力されるタ
イマ値に応じたモータシフトパルスに基づき前記ステッ
ピングモータを順次ステップ駆動させて原稿を搬送させ
ながら高速読取を行なわせるようにしたファクシミリ装
置において、前記ＣＰＵにモータ用割込みをかけるため
の割込み信号を読取ライン単位で１回だけ出力させる割
込み信号出力規制回路と、前記読取ライン単位内で必要
とする最大モータシフト数に相当する個数のレジスタを
複数段構造で各段毎に交互に設定・出力自在に有して、
１回のモータ用割込み処理で必要とするシフト分の各タ
イマ値が前記ＣＰＵによって１つの段の各レジスタに予
約設定されるレジスタ群と、前記割込み信号の出力毎に
このレジスタ群の出力段を順次切り換え選択する選択回
路と、選択された出力段の各レジスタに設定されている
各タイマ値を前記モータシフトパルス出力毎に前記タイ
マに順次出力するタイマ値順次出力回路とを設けた。

【００１２】

【作用】ＣＰＵに対するモータ用割込みのための割込み
信号は、割込み信号出力規制回路によって読取ライン単
位で１回だけ出力される。このような割込み信号が出力
されると、少なくとも次の割込み信号が出力されるまで
の間に、次の読取ライン単位で必要とする各シフト用の
各タイマ値がＣＰＵの割込み処理によってレジスタ群中
の１つの段の必要なレジスタに予約設定される。一方、
割込み時点で、レジスタ群中の他の段のレジスタには現
在の読取ライン単位中で必要とする各シフト用のタイマ
値が既に予約設定されているので、選択回路及びタイマ
値順次出力回路によって、レジスタから各シフト用のタ
イマ値がシフト動作毎に順次タイマに出力される。これ
により、読取ライン単位中で必要とするタイマ値がハー
ドウェアで確保され、読取ライン単位中にはＣＰＵはさ
らなるモータ用割込みのためのソフト処理の負担を要し
ないことになる。ここに、ステッピングモータの動作は
スローアップテーブル等のデータを参照することによ
り、ある程度予測できるので、読取ライン単位で複数の
シフト用の各タイマ値を一度に設定しても支障ない。

【００１３】

【実施例】本発明の一実施例を図１及び図２に基づいて
説明する。図３ないし図６に示した部分と同一部分は同
一符号を用い、説明も省略する。本実施例は、前述した
ような高速読取機能を持つファクシミリ装置に適用され
る。このファクシミリ装置の読取モードとしては、ＳＴ
Ｄモードの他に、ＦＩＮＥモード（ファイン・モー
ド）、ＳＦＩＮＥモード（スーパファイン・モード）が
ソフト設定により選択自在に用意されている。ここに、
１読取ラインにおけるステッピングモータ７のシフト動
作として、ＳＴＤモードでは４シフト、ＦＩＮＥモード
では２シフト、ＳＦＩＮＥモードでは１シフトさせるよ
うに設定されている。

【００１４】このようなファクシミリ装置において、本
実施例では、図４に示したような構成からなるモータコ
ントロールブロック９に代えて、図１に示すような構成
からなるモータコントロールブロック２１が設けられて
いる。まず、このモータコントロールブロック２１内に
はドライバ８に対してモータシフトパルスを出力するた
めのタイマ１５が設けられている。また、このタイマ１
５の出力側には割込み信号ＭＩＮＴを発生させるための
フリップフロップ１７も接続されているが、これらのタ
イマ１５・フリップフロップ１７間には、割込み信号出
力規制回路２２が介在されている。

【００１５】この割込み信号出力規制回路２２は、読取
モードに拘らず、１読取ライン毎に１回だけ割込み信号
ＭＩＮＴを出力させるために設けられており、３つのＡ
ＮＤゲート２３，２４，２５と、１つのＯＲゲート２６
と、２カウント回路２７と、４カウント回路２８とによ
り形成されている。前記ＡＮＤゲート２３はＳＦＩＮＥ
モード用であり、その入力側にはタイマ１５からの出力
信号と、ＳＦＩＮＥモード信号とが入力可能とされてい
る。前記ＡＮＤゲート２４はＦＩＮＥモード用であり、
その入力側にはタイマ１５からの出力信号が２カウント
回路２７を介して入力可能であるとともにＦＩＮＥモー
ド信号が入力可能とされている。前記ＡＮＤゲート２５
はＳＴＤモード用であり、その入力側にはタイマ１５か
らの出力信号が４カウント回路２８を介して入力可能で
あるとともにＳＴＤモード信号が入力可能とされてい
る。これらのＡＮＤゲート２３，２４，２５の出力側は
ＯＲゲート２６を介して前記フリップフロップ１７に接
続されている。

【００１６】一方、前記タイマ１５の前段側には、タイ
マ値設定用のレジスタ群２９が設けられている。このレ
ジスタ群２９は、前述したレジスタ１６に代わるもので
あり、４個ずつのレジスタＡ０〜Ａ３，Ｂ０〜Ｂ３の２
段構造とされている。即ち、本実施例では、１読取ライ
ン内で必要とする最大モータシフト数がＳＴＤモード時
の４シフトであるので、これに相当する４個のレジスタ
を単位として１つの段を形成し、８個のレジスタを用意
することにより２段（ここでは、Ａ段、Ｂ段とする）構
造とされている。ここに、レジスタＡ０，Ｂ０は対をな
し、タイマ値が交互に書き込み設定されるようにＣＰＵ
３により制御される。レジスタＡ１，Ｂ１、レジスタＡ
２，Ｂ２、レジスタＡ３，Ｂ３も各々対をなし、タイマ
値が交互に書き込み設定されるようにＣＰＵ３により制
御される。

【００１７】また、このレジスタ群２９の出力側には選
択回路３０が接続されている。この選択回路３０は、レ
ジスタ群２９中のＡ段、Ｂ段の何れのレジスタからタイ
マ値を出力させるかを、割込み信号ＭＩＮＴの発生する
タイミングに相当する前記割込み信号出力規制回路２２
からの出力信号であるＡ／Ｂ選択信号に基づき順次切り
換え選択するためのものであり、各対毎のマルチプレク
サ３１〜３４により形成されている。

【００１８】さらに、これらのマルチプレクサ３１〜３
４の出力側と前記タイマ１５との間には、各マルチプレ
クサ３１〜３４により選択された各タイマ値の出力順序
及び出力タイミングを制御するためのタイマ値順次出力
回路３５が接続されている。このタイマ値順次出力回路
３５は、ＣＰＵ３制御によるＬＯＡＤ（負論理）を条件
として最初のマルチプレクサ３１から出力させるための
ゲート回路３６と、タイマ１５の出力であるモータシフ
トパルスを２カウント回路３７で２回計数することを条
件として２番目のマルチプレクサ３２から出力させるた
めのＡＮＤゲート３８と、モータシフトパルスを３カウ
ント回路３９で３回計数することを条件として３番目の
マルチプレクサ３３から出力させるためのＡＮＤゲート
４０と、モータシフトパルスを４カウント回路４１で４
回計数することを条件として４番目のマルチプレクサ３
４から出力させるためのＡＮＤゲート４２と、これらの
ゲート回路３６及びＡＮＤゲート３８，４０，４２の出
力を入力として前記タイマ１５に接続されたＯＲゲート
４３とにより形成されている。

【００１９】このような構成において、ＳＴＤモードの
例を示す図２のタイムチャートを参照して割込み処理を
説明する。まず、動作に先立ち、２読取ライン分である
８ステップ分のタイマ値Ａ₀〜Ａ₃，Ｂ₀〜Ｂ₃をＣＰ
Ｕデータとして用意し、タイマ値Ａ₀〜Ａ₃に関しては
書込信号WRA0〜WRA3に基づき対応するＡ段の各レジスタ
Ａ０〜Ａ３に設定し、タイマ値Ｂ₀〜Ｂ₃に関しては書
込信号WRB0〜WRB3に基づき対応するＢ段の各レジスタＢ
０〜Ｂ３に設定しておく。

【００２０】この状態で、ＬＯＡＤ（負論理）がかかる
と、ゲート回路３６が有効となり、レジスタＡ０に設定
されているタイマ値Ａ₀がタイマ１５にロードされる
（選択回路３０がＡ段側を選択するように初期設定され
ているものとする）。このタイマ値Ａ₀が経過すると、
タイマ１５からモータシフトパルスが発生し、ステッピ
ングモータ７はドライバ８により１シフト駆動される。
同時に、２カウント回路３７から２カウント・イネーブ
ル信号が出力されてＡＮＤゲート３８が有効となり、レ
ジスタＡ１に設定されているタイマ値Ａ₁がタイマ１５
にロードされる。このタイマ値Ａ₁が経過すると、タイ
マ１５からモータシフトパルスが発生し、ステッピング
モータ７はドライバ８によりさらに１シフト駆動される
（１読取ライン中の２シフト目）。同時に、３カウント
回路３９から３カウント・イネーブル信号が出力されて
ＡＮＤゲート４０が有効となり、レジスタＡ２に設定さ
れているタイマ値Ａ₂がタイマ１５にロードされる。こ
のタイマ値Ａ₂が経過すると、タイマ１５からモータシ
フトパルスが発生し、ステッピングモータ７はドライバ
８によりさらに１シフト駆動される（１読取ライン中の
３シフト目）。同時に、４カウント回路４１から４カウ
ント・イネーブル信号が出力されてＡＮＤゲート４２が
有効となり、レジスタＡ３に設定されているタイマ値Ａ
₃がタイマ１５にロードされる。このタイマ値Ａ₃が経
過すると、タイマ１５からモータシフトパルスが発生
し、ステッピングモータ７はドライバ８によりさらに１
シフト駆動される（１読取ライン中の４シフト目）。

【００２１】このような１読取ラインの動作において、
タイマ１５からは４個のモータシフトパルスが出力され
るが、ＳＴＤモードにおいては、ＡＮＤゲート２５が有
効となっており、１読取ライン分である４個のモータシ
フトパルスが出たことが４カウント回路２８で検出され
た時点で、フリップフロップ１７から割込み信号ＭＩＮ
Ｔが出力される。即ち、ＳＴＤモードでは各モータシフ
トパルス毎には割込み信号ＭＩＮＴは発生しない。

【００２２】割込み信号ＭＩＮＴが出力される時点に達
すると、ＯＲゲート２６の出力により選択回路３０が切
り換えられて、レジスタ群２９中のＢ段のレジスタＢ０
〜Ｂ３がロード可能とされる。これにより、今回の１読
取ラインに関しては、レジスタＢ０〜Ｂ３に既に設定さ
れているタイマ値Ｂ₀〜Ｂ₃を上記の場合と同様に１シ
フト駆動毎に順次タイマ１５にロードさせることによ
り、ステッピングモータ７のシフト駆動制御が継続して
行なわれる。一方、この割込み信号ＭＩＮＴに基づくＣ
ＰＵ３の割込み処理により、次の１読取ラインで必要と
する４シフト分のタイマ値Ａ₀〜Ａ₃が用意され、書込
信号WRA0〜WRA3に基づき対応するＡ段の各レジスタＡ０
〜Ａ３に予約設定される。このように今回の１読取ライ
ンに関してはＡ段のレジスタＡ０〜Ａ３がロード使用さ
れていないので、次の１読取ライン用の予約設定は、次
の割込み信号ＭＩＮＴが発生するまでの間の任意の時点
で行なえばよい。例えば、高速読取処理として１．５秒
読取りを実施させる場合であれば、１読取ラインの周期
が約１．３ｍｓであり、２００μｓ程度要する１回だけ
のモータ用割込み処理をこの１．３ｍｓ内で空いている
時に行なえばよく、１読取ラインで約１．１ｍｓもの余
裕を確保できる。これにより、ＣＰＵ３は不定期にかか
るＤＭＡＣ割込み処理等を十分に処理し得ることにな
る。

【００２３】レジスタ群２９中のＢ段のレジスタＢ０〜
Ｂ３に設定されたタイマ値Ｂ₀〜Ｂ₃により１読取ライ
ン分のシフト駆動（４つのモータシフトパルス）が行な
われて、割込み信号ＭＩＮＴが出力される時点に達する
と、ＯＲゲート２６の出力により選択回路３０が切り換
えられて、レジスタ群２９中のＡ段のレジスタＡ０〜Ａ
３がロード可能となる。これにより、これらのレジスタ
Ａ０〜Ａ３に予約設定されていたタイマ値Ａ₀〜Ａ₃を
上記の場合と同様に１シフト駆動毎に順次タイマ１５に
ロードさせることにより、ステッピングモータ７のシフ
ト駆動制御が継続して行なわれる。一方、次の１読取ラ
インで必要とする４シフト分のタイマ値Ｂ₀〜Ｂ₃がＢ
段のレジスタＢ０〜Ｂ３に予約設定される。

【００２４】以下、各読取ライン毎に同様の割込み処理
動作が繰返される。

【００２５】ここに、本実施例では、例えば、ＳＴＤモ
ードにおいて、１回の割込み処理でＣＰＵ３によって４
シフト分のタイマ値Ａ₀〜Ａ₃又はＢ₀〜Ｂ₃Ａを順次
用意して予約設定させるようにしているが、予め設定さ
れているスローアップテーブル等を参照することによ
り、現在のラインメモリ１４におけるバッファ量から次
の１読取ラインに要する適正なシフト量を予測し得るの
で、各シフト駆動毎に逐一タイマ値を設定しなくても支
障はない。よって、１度に設定される４シフト分のタイ
マ値、例えば、Ａ₀〜Ａ₃は予測に基づくものであり、
Ａ₀，Ａ₁，Ａ₂，Ａ₃が全て同じ値の場合もあるが、
異なる値の場合もある。

【００２６】なお、ＦＩＮＥモード時であれば、ＡＮＤ
ゲート２４が有効となり、モータシフトパルスが２個出
力される（即ち、１読取ライン）毎に割込み信号ＭＩＮ
Ｔが発生する。また、レジスタ群２９に関してはレジス
タＡ０，Ａ１及びレジスタＢ０，Ｂ１のみが使用され
る。さらに、ＳＦＩＮＥモード時であれば、ＡＮＤゲー
ト２３が有効となり、モータシフトパルスが１個出力さ
れる（即ち、１読取ライン）毎に割込み信号ＭＩＮＴが
発生する。また、レジスタ群２９に関してはレジスタＡ
０，Ｂ０のみが使用される。

【００２７】なお、本実施例では、レジスタ群２９を
Ａ，Ｂ段の２段構造としたが、さらに段数を増やし、タ
イマ値を予約設定し得るライン数が多くなるようにして
もよい。また、本実施例では、割込み信号ＭＩＮＴを発
生させるライン単位を１読取ライン毎としたが、予測し
得るシフト数が多い場合であれば、複数読取ライン（例
えば、２読取ライン）毎とするようにしてもよい。この
場合、これに対応させてレジスタ数を増やせばよい。

【００２８】

【発明の効果】本発明は、上述したように、原稿搬送用
駆動源としてステッピングモータを用いるとともに、原
稿読取系専用のＣＰＵと、設定されたタイマ値に従い前
記ステッピングモータのドライバに対してモータシフト
パルスを順次出力するタイマとを備え、高速読取仕様に
対応したタイマ値を前記ＣＰＵのモータ用割込み処理に
よって順次設定しながら、このタイマから出力されるタ
イマ値に応じたモータシフトパルスに基づき前記ステッ
ピングモータを順次ステップ駆動させて原稿を搬送させ
ながら高速読取を行なわせるようにしたファクシミリ装
置において、前記ＣＰＵにモータ用割込みをかけるため
の割込み信号を読取ライン単位で１回だけ出力させる割
込み信号出力規制回路と、前記読取ライン単位内で必要
とする最大モータシフト数に相当する個数のレジスタを
複数段構造で各段毎に交互に設定・出力自在に有して、
１回のモータ用割込み処理で必要とするシフト分の各タ
イマ値が前記ＣＰＵによって１つの段の各レジスタに予
約設定されるレジスタ群と、前記割込み信号の出力毎に
このレジスタ群の出力段を順次切り換え選択する選択回
路と、選択された出力段の各レジスタに設定されている
各タイマ値を前記モータシフトパルス出力毎に前記タイ
マに順次出力するタイマ値順次出力回路とを設けて、読
取ライン単位中で必要とするシフト分のタイマ値に関し
てはハードウェア構成でタイマに順次設定させるように
したので、読取ライン単位におけるＣＰＵの割込み処理
用の余裕を十分に確保することができ、ＣＰＵのソフト
処理の負担が軽減されるため、高速読取処理に対処で
き、高速読取機能を十分に発揮させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のモータコントローラブロッ
クの構成を示すブロック図である。

【図２】ＳＴＤモード時における動作例を示すタイムチ
ャートである。

【図３】従来例を示すファクシミリ装置の原稿読取系の
ブロック図である。

【図４】そのモータコントローラブロックの構成を示す
ブロック図である。

【図５】モータ制御を示すフローチャートである。

【図６】従来の割込み処理例を示すタイムチャートであ
る。

【符号の説明】

２原稿読取系３ＣＰＵ７ステッピングモータ８ドライバ１５タイマ２２割込み信号出力規制回路２９レジスタ群３０選択回路３５タイマ値順次出力回路Ａ０〜Ａ３，Ｂ０〜Ｂ３レジスタＡ₀〜Ａ₃，Ｂ₀〜Ｂ₃ タイマ値ＭＩＮＴ割込み信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02P 8/00 - 8/42 H04N 1/00 108

Claims

(57)【特許請求の範囲】

【請求項１】原稿搬送用駆動源としてステッピングモ
ータを用いるとともに、原稿読取系専用のＣＰＵと、設
定されたタイマ値に従い前記ステッピングモータのドラ
イバに対してモータシフトパルスを順次出力するタイマ
とを備え、高速読取仕様に対応したタイマ値を前記ＣＰ
Ｕのモータ用割込み処理によって順次設定しながら、こ
のタイマから出力されるタイマ値に応じたモータシフト
パルスに基づき前記ステッピングモータを順次ステップ
駆動させて原稿を搬送させながら高速読取を行なわせる
ようにしたファクシミリ装置において、前記ＣＰＵにモータ用割込みをかけるための割込み信号
を読取ライン単位で１回だけ出力させる割込み信号出力
規制回路と、前記読取ライン単位内で必要とする最大モータシフト数
に相当する個数のレジスタを複数段構造で各段毎に交互
に設定・出力自在に有して、１回のモータ用割込み処理
で必要とするシフト分の各タイマ値が前記ＣＰＵによっ
て１つの段の各レジスタに予約設定されるレジスタ群
と、前記割込み信号の出力毎にこのレジスタ群の出力段を順
次切り換え選択する選択回路と、選択された出力段の各レジスタに設定されている各タイ
マ値を前記モータシフトパルス出力毎に前記タイマに順
次出力するタイマ値順次出力回路と、を設けたことを特徴とするファクシミリ装置におけるス
テッピングモータ駆動制御装置。