JP3158382B2 - 画像出力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像出力装置に関し、例
えば符号化データをリアルタイムに復号化して画像形成
装置に出力可能な画像出力装置に関するものである。

【０００２】

【従来の技術】符号化データをリアルタイムに復号化し
て、ページ単位でプリントアウトする従来の画像データ
出力装置は、画像メモリ、リアルタイムデコーダ、パラ
レルシリアル変換回路、プリンタエンジン、移譲の各構
成を統括制御するＣＰＵ等により構成されていた。

【０００３】

【発明が解決しようとしている課題】しかしながら、同
一ページ内に、異なる符号化方式あるいは、異なる解像
度の複数の画像をリアルタイムに復号して出力する必要
のあるツーインワン出力の場合、画像の切れめで次の画
像のための諸レジスタを再設定する必要があるが、ペー
ジプリンタにおける印字ライン間のわずかな時間内では
次の画像のための諸レジスタの再設定が間に合わない事
態も多々発生しており、プリンタ出力に正常な画像を期
待することができない状態であった。これを回避するた
めには複雑な制御を行う必要があり、大きな問題点とな
っていた。。

【０００４】

【問題を解決するための手段】本発明は上述の課題を解
決することを目的としてなされたもので、上述の課題を
解決する一手段として以下の構成を備える。即ち、符号
化データを復号化する復号化手段と、該復号化手段での
復号化データを画像形成装置に併せて出力する出力手段
とを備え、該出力手段は、仕様の異なる複数の符号化デ
ータを復号化して前記画像形成装置に連続出力する際
に、画像の出力と出力の間の少なくとも前記復号化手段
の処理を含む処理仕様変更のために必要なパラメータを
再設定可能な時間の間、特定印刷画像データのみを連続
出力する。

【０００５】そして例えば、前記出力手段は、予め設定
されている所定ライン数の間白データを前記画像形成装
置に出力する様に構成されている。

【０００６】

【作用】以上の構成において、同一ページ内の異なる符
号化方式あるいは、異なる解像度の複数の画像をリアル
タイムに復号し出力する場合においても、簡単な制御で
処理パラメータを再設定するための時間を適正に確保で
きると共に、画像形成時の画像の乱れ等も防止できる。

【０００７】

【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。図１は本発明に係る一実施例の構成
を示すブロック図であり、同図において、１は内蔵する
ＲＯＭに格納された制御手順に従い本実施例装置全体の
制御を行うＣＰＵ、２は各種画像データを蓄積するため
の画像メモリ、３は複数の符号化方式に対応した復号化
を実行可能な復号化装置、４はパラレルシリアル変換回
路、５はパラレルシリアル変換回路４よりの画像データ
をページ単位で印刷出力するプリンタ、６は画像メモリ
２から復号化装置３へまたは復号化装置３からパラレル
シリアル変換回路４へ画像データをダイレクトメモリア
クセスにより転送するＤＭＡＣ（ダイレクトメモリアク
セスコントローラ）である。

【０００８】図２はパラレルシリアル変換回路４の詳細
ブロック図である。図２において、１１はパラレルデー
タをロードし、シリアルデータを出力するパラレル入力
付きシフトレジスタ、１２，１３はそれぞれ画像同期ク
ロックと画像データの出力を制御するゲート素子、１４
は図１に示すＣＰＵ１により書き込み可能なレジスタ、
１５はレジスタ１４の値をロードしてダウンカウントす
るダウンカウンタ、１６はＳ−Ｒフリップフロップであ
る。

【０００９】以上の構成を備える結果、初期状態ではＳ
−Ｒフリップフロップ１６はセツトされておらず、Ｑ端
子はローレベルに維持され、ゲート素子１２はＶＣＬＫ
を出力し、ゲート素子１３はシフトレジスタ１１よりの
シリアルデータを出力している。そして、後述する切り
替え信号２１が到来した時に、後述するタイミングの間
ゲート素子１２，１３が上述した各信号の出力を阻止す
る様に構成されている。

【００１０】以上の構成を備える本実施例における動作
を図３のフローチャートを参照して以下に説明する。以
下の説明は、異なる符号化方式あるいは、異なる解像度
の第１の画像データと第２の画像データの２つの異なる
処理が施された画像データを、同一ページ内にリアルタ
イムに復号して出力するツーインワン出力の場合を例と
して行う。

【００１１】図３において、ＣＰＵ１は先ずステップＳ
１において所定のライン数をパラレルシリアル変換回路
４のレジスタ１４に設定する。続くステップＳ２におい
てＣＰＵ１は、復号化装置３、ＤＭＡＣ６、プリンタ５
を起動し、ＤＭＡＣ６が画像メモリ２に格納されている
第１の符号化画像データをダイレクトメモリアクセス
（以下「ＤＭＡ」と称す）により読み出して復号化装置
３に送り、復号化装置３で復号化が終了した印刷出力す
べきパラレルの復号化データをＤＭＡによりパラレルシ
シアル変換回路４に送るリアルタイムデコード処理を開
始する。

【００１２】シリアルパラレル変換回路４のＳ−Ｒフリ
ップフロップ１６は初期状態ではリセットされており、
ＶＣＬＫ信号はシフトレジスタ１１のクロック端子に供
給された状態である。このため、この復号化データを受
け取ったシリアルパラレル変換回路４は、復号化装置３
より送られて来るパラレルの復号化データをクロック信
号ＶＣＬＫに同期させてシリアルデータに変換してプリ
ンタ５に送る。その結果プリンタ５よりのプリントが開
始されることになる。そしてステップＳ３に進む。

【００１３】ステップＳ３においてはＣＰＵ１が復号化
装置３またはＤＭＡＣ６が第一の画像データのデコード
処理が終了した時点で送って来る終了信号を待つ。そし
て終了信号を受けると次のステップＳ４の処理に移る。
ＣＰＵ１は続くステップＳ４でパラレルシリアル変換回
路４に対し切り替え信号２１を発行する。この信号の発
行処理は、例えばＣＰＵ１がただ一度Ｉ／Ｏポートをセ
ットする等の僅かの時間で終了することができる。切り
替え信号２１が発行されると、パラレルシリアル変換回
路４は、プリンタ５に対しては詳細を後述する様にステ
ップＳ１でレジスタ１４に設定したライン数分の白ライ
ンを出力している。この時のパラレルシリアル変換回路
４の動作の詳細については後述する。

【００１４】次にＣＰＵ１はステップＳ５において、復
号化装置３及びＤＭＡＣ６等に対し、第２の画像をプリ
ントアウトするための各パラメータを必要に応じて復号
化装置３、パラレルシリアル変換回路４及びＤＭＡＣ６
に設定する。具体的には、各構成に備えるレジスタ群へ
の再設定処理等である。そして続くステップＳ６で復号
化装置３、ＤＭＡＣ６、プリンタ５を起動し、ＤＭＡＣ
６がＤＭＡによりこの再設定されたパラメータに従って
画像メモリ２に格納されている第２の符号化画像データ
を読み出して復号化装置３に送り、ステップＳ２と同様
にしてプリンタ５よりのプリントが開始されることにな
る。そしてステップＳ７に進む。

【００１５】ステップＳ７においてはＣＰＵ１が復号化
装置３またはＤＭＡＣ６が第２の画像データのデコード
処理が終了した時点で送って来る終了信号を待つ。そし
て終了信号を受けると処理を終了する。なお、以上の説
明は、互いに異なる２つの画像を処理する場合を例に説
明したが、この画像が２つでなく、１ページ内に印刷出
力すべ第第３、第４の画像が存在する場合は、上述した
ステップＳ４〜ステップＳ７の処理を繰り返し実行すれ
ばよい。

【００１６】次にステップＳ４における切り替え信号２
を受けた時のパラレルシリアル変換回路４の動作を、図
４のタイミングチャートをもとに詳細に説明する。切り
替え信号２１が入力されるまでの間、上述した様にゲー
ト素子１２，１３は満足された状態であり、シフトレジ
スタ１１は画像クロック（ＶＣＬＫ）に同期して、ＤＡ
ＭＣ６により転送されたパラレル画像データをシリアル
データに変換してプリンタ５に転送する。なお、Ｓ−Ｒ
フリップフロップ１６の（Ｑ−）出力はカウンタ１５の
リセット端子に接続されており、カウンタ１５のカウン
ト処理はなされていない。

【００１７】切り替え信号２１は、Ｓ−Ｒフリップフロ
ップ１６のＳ端子（セツト端子）に接続されており、Ｓ
−Ｒフリップフロップ１６は上述したステップＳ４にお
いて切り替え信号２１が送られて来るとセツトされた状
態となる。この結果、出力Ｑをハイレベルにし、ゲート
素子１２，１３でそれぞれＶＣＬＫ及びパラレルシリア
ル変換回路４よりの出力データの出力を阻止する。同時
にカウンタ１５のリセット状態も解除される。プリンタ
５はページプリンタであるため印刷動作は停止できない
が、この状態時においてはプリンタ５への画像データは
ゲート素子１３により常に、”Ｌ”であるため、全て白
データとなり、白ラインを印刷し続けることになる。

【００１８】切り替え信号２１はまたカウンタ１５のロ
ード端子に接続されており、切り替え信号２１が入力さ
れてリセット状態が解除されることにより、レジスタ１
４にステップＳ１で書き込まれたライン数がカウンタ１
５にロードされる。そして以後、プリンタ５よりのプリ
ンタライン同期信号が送られて来る毎に１つづつカウン
トダウンしていく。プリンタライン同期信号が来る毎に
順次カウントダウンしていき、レジスタ１４からロード
したライン数のプリンタライン同期信号のカウントを終
えると、カウンタ１５はアンダーフロー信号（ＵＦ）を
出力する。

【００１９】このＵＦ信号はＳ−Ｒフリップフロップ１
６のＲ端子（リセット端子）に接続されており、Ｓ−Ｒ
フリップフロップ１６がリセットされてゲート素子１
２，１３を再び満足状態に維持し、再びＶＣＬＫとパラ
レルシリアル変換回路４よりの出力データを出力する状
態とする。なお、Ｓ−Ｒフリップフロップ１６がリセツ
トされることにより、カウンタ１５もリセットされ、Ｕ
Ｆ信号もリセットされ、Ｓ−Ｒフリップフロップ１６に
次の切り替え信号が来ると再びセツト状態とすることが
できる。

【００２０】ＣＰＵ１は、切り替え信号２１とカウンタ
１５のＵＦ信号が出力される間に復号化装置３の必要な
レジスタを次の出力画像データに合わせ再設定を行うこ
とができる。しかもこの場合においても、プリンタ５に
は“白”データが送られるため、出力画像の品質を大き
く損なうようなことも無い。なお、図１の構成において
は、プリンタ５は一体に組み込まれているかの様に表し
たが、このプリンタは全く別個の構成であってもよいこ
とは勿論である。また、復号化装置３及びメモリもＤＭ
Ａ通信可能であれば同様に別構成であってもよいことは
勿論である。即ち、本発明は図１の構成であってもよ
く、また最終的にはパラレルシリアル変換回路４以外の
構成は、既存のものを用いてもよく、全く別個の構成と
してもよい。

【００２１】以上説明した様に本実施例によれば、符号
化データを復号化する復号化装置３とプリンタ５との間
のデータ転送を媒介する回路において、あらかじめ決め
られたライン数を保持するためのレジスタ１４、外部入
力信号をトリガにして前記レジスタ１４に設定されたラ
イン数分の白データを出力する手段（１３，１５，１６
等）を設けることにより、同一ページ内の異なる符号化
方式あるいは、異なる解像度の複数の画像をリアルタイ
ムに復号して出力する場合においても、簡単な制御で諸
レジスタを再設定するための時間を適正に確保できると
共に、プリンタ出力の画像の乱れ等も防止できる。

【００２２】なお、本発明は、複数の機器から構成され
るシステムに適用しても１つの機器から成る装置に適用
しても良い。また、本発明は、システム或は装置にプロ
グラムを供給することによって達成される場合にも適用
できることはいうまでもない。

【００２３】

【発明の効果】以上説明した様に本発明によれば、同一
ページ内の異なる符号化方式あるいは、異なる解像度の
複数の画像をリアルタイムに復号し出力する場合におい
ても、簡単な制御で処理パラメータを再設定するための
時間を適正に確保できると共に、画像形成時の画像の乱
れ等も防止できる。

【図面の簡単な説明】

【図１】本発明に係る一実施例装置の構成を示すブロッ
ク図である。

【図２】図１に示すパラレルシリアル変換回路の詳細構
成を示す図である。

【図３】本実施例における動作を示すフローチャートで
ある。

【図４】本実施例の動作タイミングチャートである。

【符号の説明】

１ ＣＰＵ ２ 画像メモリ ３ 復号化装置 ４ パラレルシリアル変換回路 ５ プリンタ ６ ＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ） １１ シフトレジスタ １２，１３ ゲート素子 １４ レジスタ １５ ダウンカウンタ １６ Ｊ−Ｋフリップフロップ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 符号化データを復号化する復号化手段
   と、 該復号化手段での復号化データを画像形成装置に併せて
   出力する出力手段とを備え、 該出力手段は、仕様の異なる複数の符号化データを復号
   化して前記画像形成装置に連続出力する際に、画像の出
   力と出力の間の少なくとも前記復号化手段の処理を含む
   処理仕様変更のために必要なパラメータを再設定可能な
   時間の間、特定印刷画像データのみを連続出力すること
   を特徴とする画像出力装置。
2. 【請求項２】 前記出力手段は、予め設定されている所
   定ライン数の間白データを前記画像形成装置に出力する
   様に構成されていることを特徴とする請求項１記載の画
   像出力装置。