JP2003241983A

JP2003241983A - 情報処理装置及び情報処理方法

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Publication number: JP2003241983A
Application number: JP2002036850A
Authority: JP
Inventors: Atsuyuki Seki; 敬幸関
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-02-14
Filing date: 2002-02-14
Publication date: 2003-08-29

Abstract

(57)【要約】【課題】画像形成等を行う情報処理装置において、複
数の処理回路がＣＰＵの介在なしに並列に且つ複数のジ
ョブ（ＪＯＢ）を連続的に処理することができるように
する。【解決手段】制御回路４内の各処理回路８〜１０を各
々のユニット５〜７のレジスタの設定データに基づいて
動作させる。その際、各処理回路８〜１０に用いる各々
のレジスタの設定データの集まりをメモリ２に記憶させ
ておき、各処理回路８〜１０は、動作終了時に次の処理
で用いるレジスタの設定データをメモリ２から読み出
し、その読み出した設定データを該処理回路の所定のレ
ジスタに設定し、その設定データに基づいて動作を続け
ることで、各処理回路８〜１０の処理を並列に且つ連続
的に行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、連続して処理を行
う情報処理装置、特に連続して複数の処理を並列的に行
う情報処理装置及び情報処理方法に関するものである。

【０００２】

【従来の技術】近年、パーソナルコンピュータが広く普
及され、写真など階調数の多い高画質の画像を記録する
機会が増えている。このため、例えばインクの吐出によ
り画像を形成するプリンタにおいても、記録画像の高画
質化や印刷の高速化が求められてきている。

【０００３】したがって、印刷を行うのに必要な複数の
複雑な処理、例えばインク色展開処理、２値化処理、ヘ
ッドデバイスの制御処理等の各処理を並列に且つ高速
に、連続して行う必要が求められている。

【０００４】従来、このような複数の処理を並列に且つ
連続的に処理する場合、各々の処理回路が処理を実行す
るために必要な複数のレジスタ、例えば処理する情報が
格納されている場所、処理する内容を示すフラグ、処理
した情報の格納先などを示すレジスタに適切なデータを
ＣＰＵが設定している。そして、処理に必要なレジスタ
が設定された処理回路は、その設定内容に基づいて処理
動作を開始する。

【０００５】また、ＣＰＵが複数の処理回路の実行に必
要な全てのレジスタの設定を終えた後には、複数の処理
回路が同時に並行して動作する。そして、１つの処理回
路の一連の動作が終了すると、終了を示す割り込みがＣ
ＰＵに対して起こる。ＣＰＵはその終了割り込みによ
り、終了した処理回路から次の動作に必要な適切なデー
タ（レジスタ値）をレジスタに設定する。これにより、
その処理回路は継続して動作する。

【０００６】これらの一連の処理を繰り返すことによっ
て、複数の処理回路を並列に且つ連続的に動作させるこ
とができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ように複数の処理回路を並列的に且つ連続的に動作させ
るには、ＣＰＵに対する終了割り込み発生のたびに、Ｃ
ＰＵが割り込み発生時に行っていた処理を中断し、その
中断した処理で用いていた情報を一時的に別のメモリに
退避させ、割り込み要因を検出するといった一連の割り
込み処理動作を行わなくてはならない。

【０００８】そして、複数の処理回路から終了割り込み
が発生するために、その割り込み処理動作にかかる時間
がＣＰＵの本来すべき処理の実行能力を著しく低下させ
ていた。

【０００９】また、ある処理が終了してから次の処理を
開始するまでの時間、すなわちＣＰＵが割り込み処理動
作にかかる時間プラス、レジスタ設定をしている時間
は、その処理にとっては待ち状態となり、その処理の実
際の動作時間が処理の再開始までの待ち時間を無視でき
ないほど短い場合には、大きな処理能力の低下に陥って
いた。

【００１０】さらに、各処理で限られたデータ領域を共
有している場合（例えばＡの処理の結果（出力）をＢの
処理が入力として用いる場合）、ＣＰＵは新しいデータ
でまだ処理していないデータをオーバーライトしないよ
うに制御しながら各処理のレジスタを設定しなければな
らず、ＣＰＵの動作を複雑にしていた。

【００１１】本発明は、上記のような問題点に鑑みてな
されたもので、複数の処理回路がＣＰＵの介在なしに並
列に且つ複数のジョブ（ＪＯＢ）を連続的に処理するこ
とが可能な情報処理装置及び情報処理方法を提供するこ
とを目的としている。

【００１２】

【課題を解決するための手段】本発明に係る情報処理装
置及び情報処理方法は、次のように構成したものであ
る。

【００１３】（１）レジスタの設定データに基づいて動
作する処理回路と、その処理回路に用いるレジスタの設
定データの集まりを記憶するメモリを備え、前記処理回
路は、動作終了時に次の処理で用いるレジスタの設定デ
ータを前記メモリから読み出し、その読み出した設定デ
ータを該処理回路の所定のレジスタに設定し、その設定
データに基づいて動作を続けることで、処理を連続的に
行うようにした。

【００１４】（２）レジスタの設定データに基づいて動
作する複数の処理回路と、その複数の処理回路に用いる
各々のレジスタの設定データの集まりを記憶するメモリ
を備え、前記各処理回路は、動作終了時に次の処理で用
いるレジスタの設定データを前記メモリから読み出し、
その読み出した設定データを該処理回路の所定のレジス
タに設定し、その設定データに基づいて動作を続けるこ
とで、各処理回路の処理を並列に且つ連続的に行うよう
にした。

【００１５】（３）上記（２）において、各処理回路の
各々のレジスタの設定データ内に同期ビットを持ち、あ
る処理回路内でその同期フラグがセットされている場
合、その処理を関連する他の全ての処理回路が待ち状態
かあるいは終了になるまで待ち状態とするようにした。

【００１６】（４）上記（１）ないし（３）何れかにお
いて、メモリはレジスタのアドレスの順番にそれぞれの
設定データを記憶するようにした。

【００１７】（５）上記（１）ないし（４）何れかにお
いて、複数回同一のレジスタにデータを設定することに
よって一連の処理が成り立つ場合は、メモリは前記複数
回同一のレジスタに設定するデータを連続して記憶し、
その後に区切りデータをおくようにした。

【００１８】（６）上記（１）ないし（５）何れかにお
いて、処理と処理の間に所定の待ち時間を入れるように
した。

【００１９】（７）上記（１）ないし（６）何れかにお
いて、メモリはレジスタのアドレスとレジスタの設定デ
ータをペアで記憶するようにした。

【００２０】（８）上記（１）ないし（７）何れかにお
いて、あらかじめ決められたアドレスのレジスタの設定
データにそのレジスタの設定データのリンク先を示すア
ドレスもしくはそのレジスタの設定データの終了を意味
するデータを付加するようにした。

【００２１】（９）レジスタの設定データに基づいて処
理回路を動作させる情報処理方法であって、前記処理回
路に用いるレジスタの設定データの集まりをメモリに記
憶させ、前記処理回路は、動作終了時に次の処理で用い
るレジスタの設定データを前記メモリから読み出し、そ
の読み出した設定データを該処理回路の所定のレジスタ
に設定し、その設定データに基づいて動作を続けること
で、処理を連続的に行うようにした。

【００２２】（１０）各々のレジスタの設定データに基
づいて複数の処理回路を動作させる情報処理方法であっ
て、前記複数の処理回路に用いる各々のレジスタの設定
データの集まりをメモリに記憶させ、前記各処理回路
は、動作終了時に次の処理で用いるレジスタの設定デー
タを前記メモリから読み出し、その読み出した設定デー
タを該処理回路の所定のレジスタに設定し、その設定デ
ータに基づいて動作を続けることで、各処理回路の処理
を並列に且つ連続的に行うようにした。

【００２３】（１１）上記（１０）において、各処理回
路の各々のレジスタの設定データ内に同期ビットを持た
せ、ある処理回路内でその同期フラグがセットされてい
る場合、その処理を関連する他の全ての処理回路が待ち
状態かあるいは終了になるまで待ち状態とするようにし
た。

【００２４】（１２）上記（９）ないし（１１）何れか
において、レジスタのアドレスの順番にそれぞれの設定
データをメモリに記憶させるようにした。

【００２５】（１３）上記（９）ないし（１２）何れか
において、複数回同一のレジスタにデータを設定するこ
とによって一連の処理が成り立つ場合は、メモリに前記
複数回同一のレジスタに設定するデータを連続して記憶
させ、その後に区切りデータをおくようにした。

【００２６】（１４）上記（９）ないし（１３）何れか
において、処理と処理の間に所定の待ち時間を入れるよ
うにした。

【００２７】（１５）上記（９）ないし（１４）何れか
において、レジスタのアドレスとレジスタの設定データ
をペアでメモリに記憶させるようにした。

【００２８】（１６）上記（９）ないし（１５）何れか
において、あらかじめ決められたアドレスのレジスタの
設定データにそのレジスタの設定データのリンク先を示
すアドレスもしくはそのレジスタの設定データの終了を
意味するデータを付加するようにした。

【００２９】

【発明の実施の形態】以下、本発明の実施例を図面につ
いて説明する。

【００３０】［第１の実施例］図１は本発明の実施例に
よる情報処理装置としてのプリンタの電気回路構成を示
すブロック図である。

【００３１】同図において、１は本プリンタのすべての
制御を行うＣＰＵ、２はＲＯＭなどの不揮発性メモリや
ＲＡＭなどの揮発性メモリで構成されたメモリ（記憶手
段）で、ＣＰＵ１が動作するために必要なプログラムを
記憶し、また通信ユニット３を通して送られてくる画像
を１次的に蓄えておく画像ワークバッファ、図４に示す
レジスタの集まり（レジスタ群）を蓄えておくレジスタ
ワークバッファ、及びその他の目的のワーク領域として
使用される。

【００３２】３はＬＡＮ、ＩＥＥＥ１２８４、ＵＳＢな
どに代表されるデータ通信を制御する上述の通信ユニッ
トで、本プリンタと外部のホストコンピュータとを接続
し、その通信の制御を司る。４は本プリンタの画像処理
回路を含む制御回路で、ＡＳＩＣ等のＩＣからなり、本
実施例の主要な動作を行うものである。

【００３３】５は制御回路４の内部にあり、処理回路
（Ａ）８にかかわるレジスタの集まりが１つとなってい
るレジスタＡユニットである。図２の（ａ）に本実施例
で用いるレジスタＡユニット５の内容を示す。６は同様
に処理回路（Ｂ）９にかかわるレジスタの集まりが１つ
となっているレジスタＢユニットである。図２の（ｂ）
に本実施例で用いるレジスタＢユニット６の内容を示
す。７も同様に処理回路（Ｃ）１０にかかわるレジスタ
の集まりが１つとなっているレジスタＣユニットであ
る。図２の（ｃ）に本実施例で用いるレジスタＣユニッ
ト７の内容を示す。

【００３４】８〜１０は上述の複数の処理回路であり、
８はＲＧＢ形式の入力画像をＣＭＹＫ形式のインク色に
分解するカラースペースコンバージョン（ＣＳＣ）処理
を行う処理回路（Ａ）で、本実施例ではあらかじめ作成
されているＲＧＢ色をＣＭＹＫ色に変換するテーブルと
補間処理を用いて実施している。９は多値の画像を２値
化する処理回路（Ｂ）で、本実施例では疑似的に中間調
を表現する方法として代表的な誤差拡散法を用いてい
る。１０はヘッド・紙搬送ユニット１３との通信を司る
処理回路（Ｃ）で、ヘッド・紙搬送ユニット１３へのコ
マンド、ステータスのやり取り、画像データの送信など
を行う。

【００３５】１１は処理回路（Ａ）８でインク色に分解
された画像データを処理回路（Ｂ）９で２値化処理され
るまで一次的に蓄えるメモリバッファ（１）で、本実施
例では４（インク色分）ｘ１０行＝４０行分の画像デー
タを蓄える領域を持つ。１２は処理回路（Ｂ）９で誤差
拡散処理された結果の２値画像を処理回路（Ｃ）１０に
よってヘッド・紙搬送ユニット１３に送出されるまで１
次的に蓄えるメモリと次の行へ拡散する誤差を蓄えるメ
モリとで構成されるメモリバッファ（２）で、４（イン
ク色分）ｘ１０行＝４０行分の２値画像及び４（インク
色分）分の誤差を蓄える領域を持つ。

【００３６】１３は上述のヘッド・紙搬送ユニットで、
ここではヘッドから実際に画像を出力するための処理、
すなわち紙の搬送及び画像データをヘッド方向、パス数
に合わせて並び替え、ヘッドの移動とともにタイミング
を合わせて画像データを送出することにより、ヘッドよ
りインクを送出し画像を形成するユニットである。１４
は連続的に処理を行う制御に必要なレジスタ群を構成す
るレジスタユニットである。図２の（ｄ）に本実施例で
用いるレジスタ群の内容を示す。

【００３７】１５０は外部のホストコンピュータと本プ
リンタとを接続するＬＡＮ、ＩＥＥＥ１２８４、ＵＳＢ
などに代表される通信線である。１５１はＣＰＵ１、メ
モリ２、通信ユニット３、制御回路４を互いに接続する
アドレスライン、データライン、制御ラインからなるバ
スである。１５２は制御回路４の内部のデータバスで、
各レジスタのユニット５、６、７、レジスタユニット１
４及び処理回路（Ａ）８と接続され、各種レジスタ値の
設定、画像データの入力に用いられる。

【００３８】１５３は制御回路４からＣＰＵ１へ接続さ
れている割り込み線で、制御回路４の内部にある各処理
回路８〜１０の全ての連続処理が終了したときにアサー
トされる。

【００３９】１５４は処理回路（Ａ）８とレジスタＡユ
ニット５とを接続するデータ線である。１５５は同様に
処理回路（Ｂ）９とレジスタＢユニット６とを接続する
データ線である。１５６も同様に処理回路（Ｃ）１０と
レジスタＣユニット７とを接続するデータ線である。

【００４０】１５７は処理回路（Ａ）８の出力部とメモ
リバッファ（１）１１及び処理回路（Ｂ）９の入力部と
を接続するデータバスで、処理回路（Ａ）８での処理が
終わったデータをメモリバッファ（１）へ書きこむ処理
とメモリバッファ（１）１１からの処理回路（Ｂ）９で
処理するデータを読み込む処理を排他的に行っている。

【００４１】１５８も同様に処理回路（Ｂ）９の出力部
とメモリバッファ（２）１２及び処理回路（Ｃ）１０の
入力部とを接続するデータバスで、処理回路（Ｂ）９で
の処理が終わったデータをメモリバッファ（２）１２へ
書きこむ処理とメモリバッファ（２）からの処理回路
（Ｃ）１０で処理するデータを読み込む処理を排他的に
行っている。

【００４２】１５９は処理回路（Ｃ）１０の出力部と外
部デバイスとを接続するデータバスでである。１６０は
ヘッド・紙搬送ユニット１３と制御回路４の内のデータ
バス１５９とを接続するデータバスである。

【００４３】図２は本実施例のレジスタの内容を示す図
であり、同図の（ａ）はレジスタＡユニット５の内容、
（ｂ）はレジスタＢユニット６の内容、（ｃ）はレジス
タＣユニット７の内容、（ｄ）はレジスタユニット１４
の内容をそれぞれ示している。

【００４４】図２の（ａ）の２０は処理回路（Ａ）８の
処理Ａ（ＣＳＣ処理）の制御を設定するレジスタで、詳
細は図３の（ａ）に示す。２１はＣＳＣ処理の入力画像
の入力開始アドレスを設定するレジスタで、ここに設定
されたメモリ２上のアドレスから適当な長さのＲＧＢ入
力画像データを制御回路４がバス１５１のマスタとなっ
て適時獲得してくる。２２は１回の処理で処理する入力
画像の長さを設定するレジスタで、本実施例では画像の
１行分の長さを設定する。ここに設定された値の長さ分
のＣＳＣ処理を行うと１つ分の処理を終えたこととな
り、次のレジスタの設定を待つことになる。

【００４５】２３はインク０の出力開始アドレスの設定
を行うレジスタで、ＣＳＣ処理により、４色のインク色
に分解されたデータのインク色０はメモリバッファ
（１）１１のここに設定されているアドレスから格納さ
れる。２４、２５、２６はそれぞれインク１、インク
２、インク３の出力開始アドレスの設定を行うレジスタ
で、レジスタ２３と同様ＣＳＣ処理により、４色のイン
ク色に分解されたデータのインク色１〜３はメモリバッ
ファ（１）１１のここに設定されているアドレスからそ
れぞれ格納される。

【００４６】図２の（ｂ）の２７は処理Ｂ（誤差拡散処
理）の制御を設定するレジスタで、詳細は図３の（ｂ）
に示す。２８は誤差拡散処理の入力画像の入力開始アド
レスを設定するレジスタで、メモリバッファ（１）１１
上のここに設定されたアドレスからインク分解された画
像を処理回路（Ｂ）９のユニットに入力する。２８は１
回の処理で処理する入力画像の長さを設定するレジスタ
で、メモリバッファ（１）１１に記憶している画像の１
行分の長さを設定する。ここに設定された値の長さ分の
画像の誤差拡散処理を実行すると１つ分の処理を終えた
こととなり、次のレジスタの設定を待つことになる。

【００４７】３０は誤差拡散処理を行うときに用いる誤
差バッファのアドレスを指定するレジスタで、ここに設
定されたメモリバッファ（２）１２上のアドレスからレ
ジスタ２９に設定された長さ分を誤差バッファとして用
い、前行で発生した誤差を読みこみ、本処理で発生した
誤差を次の行へ拡散するために書きこむために用いられ
る。３１は処理回路（Ｂ）９の出力画像の出力アドレス
で、処理Ｂで誤差拡散された結果がメモリバッファ
（２）１２上のここに設定されたアドレスから出力され
る。

【００４８】図２の（ｃ）の３２はヘッド・紙搬送ユニ
ット１３へのコマンドを設定するレジスタで、ここに書
かれたコマンドはデータバス１５９、１６０を通して、
ヘッド・紙搬送ユニット１３へコマンドとして出力され
る。３３は処理回路（Ｃ）１０からヘッド・紙搬送ユニ
ット１３への出力処理の制御を設定するレジスタで、詳
細は図３の（ｃ）に示す。３４は出力画像の入力開始ア
ドレスで、メモリバッファ（２）１２上のここに設定さ
れたアドレスにある画像を転送する。３５は出力画像の
長さを設定するレジスタである。

【００４９】図２の（ｄ）の３６はスクリプト（ここで
は連続的に処理を実行するという意味で用いている）を
制御するレジスタ、で詳細は図３の（ｄ）に示す。３７
は処理Ａのスクリプト開始アドレスを設定するレジスタ
で、処理Ａで用いるレジスタ群の集まりがメモリ２上の
どこのアドレスから配置されているかを設定する。３８
は処理Ａのスクリプトの長さを設定するレジスタで、処
理Ａで用いるレジスタの集まりがメモリ２上にいくつあ
るかを示すものである。

【００５０】３９はレジスタ３７と同様、処理Ｂのスク
リプト開始アドレスを設定するレジスタで、処理Ｂで用
いるレジスタ群の集まりがメモリ２上のどこのアドレス
から配置されているかを設定する。４０はレジスタ３８
と同様、処理Ｂのスクリプトの長さを設定するレジスタ
で、処理Ｂで用いるレジスタの集まりがメモリ２上にい
くつあるかを示すものである。

【００５１】４１はレジスタ３７と同様、処理Ｃのスク
リプト開始アドレスを設定するレジスタで、処理Ｃで用
いるレジスタ群の集まりがメモリ２上のどこのアドレス
から配置されているかを設定する。４２はレジスタ３８
と同様、処理Ｃのスクリプトの長さを設定するレジスタ
で、処理Ｃで用いるレジスタの集まりがメモリ２上にい
くつあるかを示すものである。

【００５２】図３は上述のレジスタの詳細を示したもの
である。同図の（ａ）は図２のレジスタ２０の詳細、
（ｂ）はレジスタ２７の詳細、（ｃ）はレジスタ３３の
詳細、（ｄ）はレジスタ３６の詳細をそれぞれ示してい
る。

【００５３】図３の（ａ）の５０は処理Ａ（ＣＳＣ処
理）の同期フラグで、このフラグ５０をセットすると、
他の２つの処理、すなわち処理Ｂと処理Ｃとが待ち状態
か終了するまで待ち状態となる。５１は処理Ａの実行ビ
ットで、このビット５１がセットされると、処理回路
（Ａ）８は図２の（ａ）に示すレジスタに設定されてい
る値に沿ってＣＳＣ処理を実行する。

【００５４】図３の（ｂ）の５２は処理Ｂ（誤差拡散処
理）の同期フラグで、このフラグ５２をセットすると、
他の２つの処理、すなわち処理Ａと処理Ｃとが待ち状態
か終了するまで待ち状態となる。５３は処理Ｂの実行ビ
ットで、このビット５３がセットされると、処理回路
（Ｂ）９は図２の（ｂ）に示すレジスタに設定されてい
る値に沿って誤差拡散処理を実行する。

【００５５】図３の（ｃ）の５４は処理Ｃ（ヘッド・紙
搬送ユニット１３への出力処理）の同期フラグで、この
フラグ５４をセットすると、他の２つの処理が待ち状態
か終了するまで待ち状態となる。５５は処理Ｃの実行ビ
ットで、このビット５５がセットされると、処理回路
（Ｃ）１０は図２の（ｃ）に示すレジスタに設定されて
いる値に沿ってヘッド・紙搬送ユニット１３への出力処
理を実行する。

【００５６】図３の（ｄ）の５６は処理Ｃの連続処理
（スクリプト処理）の実行ビットで、このビット５６が
セットされると、処理Ｃが実行される。５７は処理Ｂの
連続処理の実行ビットで、このビット５７がセットされ
ると、処理Ｂの連続処理が実行される。５８は処理Ａの
連続処理の実行ビットで、このビット５８がセットされ
ると、処理Ａの連続処理が実行される。

【００５７】図４は本実施例で用いるレジスタ群を示す
図であり、メモリ２上に置かれているレジスタ群を示し
ている。同図の（ａ）は処理Ａで用いるレジスタ群、
（ｂ）は処理Ｂで用いるレジスタ群、（ｃ）は処理Ｃで
用いるレジスタ群をそれぞれ示している。

【００５８】図４の（ａ）の６０は１行目のレジスタ２
０に当たるレジスタ設定値が書かれているレジスタで、
このレジスタ設定値は、同期フラグ５０はセットされて
いるものとする。６１〜６６はそれぞれ１行目のレジス
タ２１〜２６に当たるレジスタ設定値がそれぞれ書かれ
ているレジスタである。同様に、レジスタ６７には２行
目のレジスタ２０〜２６のレジスタ設定値が書かれてお
り、レジスタ６９にはｎ行目のレジスタ２０〜２６のレ
ジスタ設定値が書かれている。

【００５９】図４の（ｂ）の７０は１行目のレジスタ２
７に当たるレジスタ設定値が書かれているレジスタで、
このレジスタ設定値は、同期フラグ５２はセットされて
いないものとする。７１〜７４はそれぞれ１行目のレジ
スタ２８〜３１に当たるレジスタ設定値がそれぞれ書か
れているレジスタである。同様に、レジスタ７５、７６
にはそれぞれ２行目、３行目のレジスタ２７〜３１のレ
ジスタ設定値が書かれており、同期フラグ５２はセット
されていないものとする。

【００６０】また、レジスタ７７には４行目のレジスタ
２０に当たるレジスタ設定値が書かれており、同期フラ
グ５２はセットされているものとする。レジスタ７８に
は４行目の残りのレジスタ２８〜３１に当たるレジスタ
の設定値が書かれており、レジスタ７９にはｍ行目のレ
ジスタ２７〜３１のレジスタ設定値が書かれている。

【００６１】図４の（ｃ）の８０、８１は１行目のレジ
スタ３２に当たるレジスタ設定値が書かれているレジス
タである。レジスタ８２には全てのビットに１が設定さ
れており、区切りデータとなっている。レジスタ８３に
は１行目のレジスタ３３に当たるレジスタ設定値が書か
れており、このレジスタ設定値は、同期フラグ５４はセ
ットされていないものとする。レジスタ８４、８５には
それぞれ１行目のレジスタ３４、３５に当たるレジスタ
設定値がそれぞれ書かれている。同様に、レジスタ８
６、８７にはそれぞれ２行目、３行目のレジスタ３２〜
３５のレジスタ設定値が書かれており、同期フラグ５４
はセットされていないものとする。

【００６２】また、８８は４行目の区切りデータが書か
れたレジスタである。レジスタ８９には４行目のレジス
タ３３に当たるレジスタ設定値が書かれており、同期フ
ラグ５４はセットされているものとする。レジスタ９０
には４行目の残りのレジスタ３４、３５に当たるレジス
タ設定値が書かれており、レジスタ９１にはｐ行目のレ
ジスタ３２〜３５のレジスタ設定値が書かれている。

【００６３】図５は処理Ａ、処理Ｂ、処理Ｃの各処理の
時間経過に伴う動作を示したものである。

【００６４】図５の１００は処理Ａに関わるレジスタ値
として、制御回路４がバス１５１のマスタとなってメモ
リ２のレジスタ６０〜６６の内容を連続的にレジスタＡ
ユニット５に読みこんで設定している時間である。１０
１は処理Ａ（ＣＳＣ処理）を行っている時間である。

【００６５】すなわち、時間１００でレジスタ設定値を
メモリ２から読みこみ、その読みこんだレジスタ設定値
に沿って時間１０１で処理Ａを実行する。その後、レジ
スタ６０に同期フラグが設定されているため、他の処理
が待ち状態に入るか終了するまで処理Ａは待ち状態とな
る。そして、時間１０２で処理Ｂ、処理Ｃが待ち状態と
なり、新たにメモリ２上のレジスタ６７からレジスタ設
定値を読みこみ、時間１０３でその内容に沿って処理Ａ
を実行する。

【００６６】１０４、１０６、１０８、１１０は処理Ｂ
に関わるレジスタ値として、メモリ２上のレジスタ７０
〜７４、７５、７６、７７〜７８のそれぞれのレジスタ
設定値をレジスタＢユニット６に読みこんで設定してい
る時間である。１０５、１０７、１０９、１１１はそれ
ぞれ設定されたレジスタ値に沿って処理Ｂを実行してい
る時間である。

【００６７】レジスタ７７に同期フラグが設定されてい
るので、時間１１１の後一旦待ち状態となるが、処理
Ａ、処理Ｃは既に待ち状態に入っているので、バス１５
１が使用できる状態になったら、つまり処理Ａのレジス
タ設定値の読みこみが終わったら時間１１２で次のレジ
スタ設定値を読みこみ、時間１１３でそのレジスタ設定
値に沿って処理Ｂを実行する。

【００６８】１１４は処理Ｃに関わるレジスタ値をメモ
リ２上のレジスタ８０から読みこんで設定する時間であ
る。このレジスタ値は、区切りデータである全てのビッ
トが１でないので、レジスタ３２のレジスタ設定値、す
なわちヘッド・紙搬送ユニット１３へのコマンド出力で
ある。そして、ヘッド・紙搬送ユニット１３にコマンド
を送出し、受け入れられると、レジスタ８１のレジスタ
値をメモリ２から読みこむ。このレジスタ値は、区切り
データである全てのビットが１でないので、ヘッド・紙
搬送ユニット１３にコマンドを送出し、受け入れられる
と、レジスタ８２のレジスタ値をメモリ２から読みこ
む。このレジスタ値は、全てのビットが１である区切り
データなので、レジスタ８３〜８５のレジスタ値をレジ
スタＣユニット７にあるレジスタ３３〜３５に設定す
る。そして、時間１１５で実際にヘッド・紙搬送ユニッ
ト１３にメモリバッファ（２）１２にある２値化された
画像データをレジスタ３３〜３５の内容に沿って送出す
る。

【００６９】１１６、１１８、１２０も同様に処理Ｃに
関わるレジスタ値をメモリ２上のレジスタ８６、８７、
８８〜９０のそれぞれのレジスタ設定値をレジスタＣユ
ニット７に読みこんで設定する時間である。１１７、１
１９、１２１はそれぞれ設定されたレジスタ値に沿って
処理Ｃを実行する時間である。レジスタ８９に同期フラ
グが設定されているので、時間１２１の後待ち状態とな
り、他の処理が待ち状態になるのを待つ。

【００７０】このとき、既に処理Ａは待ち状態になって
いるので、処理Ｂが待ち状態に入るの待つ。すべての処
理が待ち状態に入ると、処理と処理の間に所定の待ち時
間があるので、処理Ｃはヘッド・紙搬送ユニット１３か
らのステータスを読みこむことが可能となるようにある
一定時間待ち、時間１２２で次のレジスタ設定値を読み
こみ、時間１２３でそのレジスタ設定値に沿って処理Ｂ
を実行する。

【００７１】図６は本実施例のＣＰＵ１の制御動作を示
すフローチャートである。また、後述する図７及び図９
に示すフローチャートの制御処理も、このＣＰＵ１によ
りあらかじめメモリ２に記憶されたプログラムに従って
実行されるものである。

【００７２】Ｓ１で通信線１５０に接続されているホス
トコンピュータより印刷すべき画像データを通信ユニッ
ト３の制御を経て入力し、メモリ２に格納する。そし
て、Ｓ２で処理Ｂの誤差拡散処理で用いるメモリバッフ
ァ（２）１２におかれている誤差バッファをクリアし、
Ｓ３でメモリ２上に連続処理に用いる図４に示すレジス
タ設定値の１群を各処理用に作成する。

【００７３】次に、Ｓ４でレジスタユニット１４内にあ
るレジスタ３７〜４２にレジスタ設定値の場所を設定
し、レジスタ５６、５７、５８のそれぞれのビットをセ
ットし、連続処理を開始する。そして、Ｓ５で連続処理
の終了割り込みが割り込み線１５３の割り込み信号を用
いてＣＰＵに伝えられるのを待つ。Ｓ６で次の連続処理
を行う場合には、Ｓ３へ移行する。

【００７４】図７は本実施例の処理動作を示すフローチ
ャートであり、制御回路４内部の１つの処理に注目し、
その動作について示したものである。処理Ａ、処理Ｂ、
処理Ｃは同様の動作をするので、説明は処理Ａの場合に
ついてのみ行う。

【００７５】Ｓ１０でレジスタ５８の処理Ａの連続処理
開始ビットがセットされているかを判断する。セットさ
れている場合にはＳ１１に進み、待ち状態でないことを
示すためにＷａｉｔフラグをクリアする。そしてＳ１２
に進み、メモリ２上のレジスタ３７に設定されているア
ドレスからレジスタ２０〜２６に当たるレジスタ設定値
を読みこんで設定する。

【００７６】次に、Ｓ１３でレジスタ３７の処理Ａのス
クリプトアドレスを示す値を上記Ｓ１２で読みこんだア
ドレス分、すなわち７個ｘ４Ｂｙｔｅ＝２８アドレス分
インクリメントする。同時に、レジスタ３８のスクリプ
ト長を７個分ディクリメントする。そして、Ｓ１４でス
クリプト長が０になった場合はＳ１５に進み、レジスタ
５８の連続動作開始ビットをクリアし、Ｓ１６で実際の
処理すなわち、ここでは処理ＡのＣＳＣ処理を行う。

【００７７】このとき、レジスタ５１の処理実行ビット
がセットされていると、メモリ２上のレジスタ２１に設
定されているアドレスから順次画像データを取りこみ、
テーブルを用いてＲＧＢ画像をＣＭＹＫ画像に分解し、
インク色０はレジスタ２３に設定されているメモリバッ
ファ（１）１１のアドレスに、インク色１、インク色
２、インク色３はそれぞれレジスタ２４、２５、２６に
設定されているアドレスに格納する。そして、画像デー
タを１画素毎に処理し、レジスタ２１、２３〜２６の内
容をそれぞれインクリメントし、レジスタ２２の内容を
ディクリメントする。

【００７８】レジスタ２２の画像の長さが０になると処
理が終了し、Ｓ１７に進む。Ｓ１７で連続動作開始ビッ
トがクリアされているかどうかを確認し、クリアされて
いる場合にはＳ２１に進み、Ｗａｉｔフラグをセット
し、処理回路Ａの動作を終了する。その後、関連する処
理、すなわち処理Ａ、処理Ｂ、処理Ｃともに終了したと
ころで、ＣＰＵ１に対して割り込み線１５３から終了割
り込み信号をアサートする。

【００７９】Ｓ１７で連続動作開始ビットがクリアされ
ていない場合にはＳ１８に進み、レジスタ２０内の同期
ビット５０がセットされているかを判断する。同期フラ
グ５０がセットされていない場合にはＳ１１に戻り、同
期フラグ５０がセットされている場合にはＳ１９に進
み、待ち状態であることを示すＷａｉｔフラグをセット
する。そしてＳ２０に進み、他の処理の全てが待ち状態
もしくは終態になるまで待ち、Ｓ１１に戻る。

【００８０】なお、上記の実施例では空の処理が含まれ
ていないが、レジスタ群の中に処理実行ビットがディセ
ーブルされたブロック、すなわち空の処理ブロックが同
期取りのために含まれることもある。

【００８１】このように、本実施例では、メモリ上にレ
ジスタ設定値の一群を置き、処理が終了するたびに次の
処理に必要なレジスタ設定値を自動的に読みこんで処理
を続けることにより、ＣＰＵ１の介在なしに連続して処
理を続けることができる。

【００８２】また、同期フラグや区切りデータなどを用
いることにより、より限られたバッファで複数の処理回
路が同期を取りながら並列に処理することができる。

【００８３】また、上記のように構成することによっ
て、各々の処理回路８〜１０は処理終了時に次の処理を
動作させるのに必要なレジスタ設定値をメモリ２からＣ
ＰＵ１の介在なしに読みこみ、読みこんだレジスタ設定
値を所定の内部レジスタに設定することにより、各処理
が並列に連続して動作することができる。

【００８４】また、各処理が限られたメモリを共有して
いる場合でも、各処理が同期を取ることによって、まだ
処理されていないデータの上に新たにデータをオーバー
ライトすることを防ぐことができる。

【００８５】また、複数回同じレジスタにデータを設定
しつづける場合でも、区切りデータをおくことにより、
連続にレジスタ設定することができる。

【００８６】また、処理と処理との間に中断する時間を
設けることにより、接続されているバスの利用時間を空
けることができ、相手デバイスのバスの使用が容易とな
る。

【００８７】［第２の実施例］次に、本発明の他の実施
例について説明する。なお、前述の実施例で用いた図１
〜図３及び図６の構成は同一であるので説明は省略す
る。

【００８８】図８は本実施例で用いるレジスタ群を示す
図であり、処理Ｃについてのメモリ２上に置かれている
レジスタ群を示している。

【００８９】同図の（ａ）の１３０は３２ビット長のレ
ジスタで、上位８ビットがレジスタアドレスを示してお
り、下位２４ビットがレジスタ設定値を示している。故
に、このレジスタ１３０には、レジスタ０ｘ４０つまり
図２のレジスタ３２のレジスタ設定値が入っている。同
様に、レジスタ１３１にはレジスタ０ｘ４０への設定
値、レジスタ１３２にはレジスタ０ｘ４８へのレジスタ
設定値が入っており、またレジスタ１３３、１３４には
０ｘ４Ｃ、０ｘ４４のレジスタ設定値が入っている。

【００９０】また、レジスタ１３５、１３６にはそれぞ
れ２行目、ｎ行目のレジスタ設定の内容の１群が書かれ
ている。レジスタ１３７にはアドレス部に０ｘＦＦが入
っており、本実施例ではこのアドレスを次のレジスタ群
が書かれているアドレスもしくはレジスタ群の終了を示
す符号が書かれていることを表す。レジスタ１３７の下
位２４ビットにはレジスタ１３８のアドレスが書かれて
おり、このレジスタ群はレジスタ１３８につながってい
ることを示している。

【００９１】図８の（ｂ）のレジスタ１３８、１３９、
１４０にはそれぞれｎ＋１行目、ｎ＋２行目、ｍ行目の
レジスタ設定の内容の１群が書かれている。レジスタ１
４１は、レジスタアドレスが０ｘＦＦで下位２４ビット
も０ｘＦＦＦＦＦＦなので、このレジスタ群の終端を表
している。

【００９２】本実施例の図１のＣＰＵ１の動作は第１の
実施例と同様であり、図６のフローチャートに示す制御
動作を行う。

【００９３】図９は本実施例の処理動作を示すフローチ
ャートであり、図１の処理回路（Ｃ）１０の動作につい
て書かれたものである。このフローチャートに沿って本
実施例を説明する。

【００９４】Ｓ３０で待ち状態を表すＷａｉｔフラグを
１にセットした後、Ｓ３１で図３のレジスタ５６、すな
わち処理Ｃの連続処理開始ビットが１にセットされるの
を待つ。セットされるとＳ３２に進み、Ｓ３０でセット
した待ち状態を表すＷａｉｔフラグを０にクリアし、Ｓ
３３に進む。ここでは、レジスタ４１に書かれているレ
ジスタ読みこみ開始アドレスのアドレスがレジスタ１３
０の置かれているアドレスにＣＰＵ１により設定されて
おり、レジスタ１３０の内容を制御回路４がメモリ２よ
り取りこむ。

【００９５】次のＳ３４でレジスタ４１のスクリプトア
ドレスすなわちレジスタ読みこみアドレスの内容が３２
ビット分（４バイト分）インクリメントされると、Ｓ３
５に進み、読みこんだレジスタ内容の上位８ビットが０
ｘ４０であるかどうかを判断する。０ｘ４０ならばＳ３
６に進み、Ｓ３３で読みこんだレジスタ内容の下位２４
ビットを１３のヘッド・紙搬送ユニットにコマンドとし
て送出する。このコマンドが１３のヘッド・紙搬送ユニ
ットに受け入れられると、Ｓ３３に戻る。

【００９６】Ｓ３３で読みこんだレジスタのアドレスが
０ｘ４０でないときは、Ｓ３７に進み、レジスタアドレ
スが処理Ｃの実行開始ビットが含まれているレジスタア
ドレス０ｘ４４であるかどうかを判断する。レジスタア
ドレスが０ｘ４４でない場合はＳ４３に進み、レジスタ
アドレスが０ｘＦＦであるかどうかを判断する。０ｘＦ
Ｆでない場合にはＳ４２に進み、Ｓ３３で読みこんだレ
ジスタ内容の下位２４ビットを上位８ビットに書かれて
いるレジスタアドレスに合致するようにレジスタ３３〜
３５のいずれかに設定する。

【００９７】Ｓ４３でＳ３３で読みこんだレジスタ内容
の上位８ビットすなわちレジスタアドレスが０ｘＦＦの
場合は、Ｓ４４に進み、下位２４ビットの内容が０ｘＦ
ＦＦＦＦＦかどうかを判断する。０ｘＦＦＦＦＦＦの場
合は、レジスタ群の終端であることを示し、本連続処理
が終了であることを示す。そしてＳ４６に進み、Ｗａｉ
ｔフラグを１にセットし、処理を終了する。Ｓ４４で下
位２４ビットの内容が０ｘＦＦＦＦＦＦでない場合は、
その下位２４ビットは次のレジスタ群が置かれているア
ドレスを示すので、その内容をレジスタ４１のスクリプ
ト開始アドレスにセットする。

【００９８】上記Ｓ３７でレジスタアドレスが０ｘ４４
である場合は、このレジスタに処理Ｃの実行開始ビット
が含まれているため、Ｓ３８に進み、実行開始ビットに
よりレジスタ３３〜３５に設定されている内容に従って
処理Ｃすなわちヘッド・紙搬送ユニット１３への画像デ
ータの送出を行う。そしてＳ３９に進み、レジスタ３３
内にあるレジスタ５４の同期ビットがセットされている
かどうかを判断する。

【００９９】レジスタ５４の同期ビットがクリアされて
いる場合にはＳ３２に戻り、レジスタ５４の同期ビット
がセットされている場合にはＳ４０に進み、ここで待ち
状態であること示すＷａｉｔフラグを１にセットする。
そしてＳ４１に進み、関連する他の処理、ここでは処理
Ａ、処理ＢのＷａｉｔフラグが１にセットされているか
どうかを判断する。他の全ての処理のＷａｉｔフラグが
１となった場合は、Ｓ３２に戻る。

【０１００】このように、本実施例では、メモリ上にレ
ジスタ設定値の一群を置き、処理が終了するたびに次の
処理に必要なレジスタ設定値を自動的に読みこみ、処理
を続けることにより、ＣＰＵ１の介在なしに連続して処
理を続けることができる。

【０１０１】したがって、前述の実施例と同様、複数の
処理回路８〜１０がＣＰＵ１の介在なしに並列に且つ複
数のジョブ（ＪＯＢ）を連続的に処理することが可能に
なる。

【０１０２】また、同期フラグや区切りデータなどを用
いることにより、より限られたバッファで各処理同期を
取りながら並列に処理することができる。このため、よ
り高速な処理を実行することができる。

【０１０３】

【発明の効果】以上説明したように、本発明によれば、
頻繁に発生する割り込み及びその割り込み処理によるＣ
ＰＵの処理能力の低下を減らすことができ、複数の処理
回路がＣＰＵの介在なしに並列に且つ複数のジョブ（Ｊ
ＯＢ）を連続的に処理することが可能になる。

【０１０４】また、限られたバッファで処理間のデータ
受け渡しを行っている場合には、処理間の調停、バッフ
ァ管理などの複雑な制御をＣＰＵが行う必要がなくな
る。

【０１０５】また、処理をほとんど待ち状態なしで、連
続して動作することができる。

【０１０６】このため、複数の処理を連続して、並列
に、高速に動作させることできる。

【０１０７】上記の効果は少ないメモリを用いての処
理、あるいは誤差拡散処理等の誤差を下の行に拡散して
いるために複数の処理をマージすることのできない処理
に対して特に大きくなる。

【図面の簡単な説明】

【図１】本発明の実施例によるプリンタの電気回路構
成を示すブロック図

【図２】第１の実施例のレジスタの内容を示す図

【図３】第１の実施例のレジスタの詳細を示す図

【図４】第１の実施例で用いるレジスタ群を示す図

【図５】各処理の時間経過に伴う動作を示す説明図

【図６】第１の実施例のＣＰＵの制御動作を示すフロ
ーチャート

【図７】第１の実施例の処理動作を示すフローチャー
ト

【図８】第２の実施例で用いるレジスタ群を示す図

【図９】第２の実施例の処理動作を示すフローチャー
ト

【符号の説明】

１ＣＰＵ２メモリ３通信ユニット４制御回路５レジスタ（Ａ）ユニット６レジスタ（Ｂ）ユニット７レジスタ（Ｃ）ユニット８処理回路９処理回路１０処理回路１１メモリバッファ１２メモリバッファ１３ヘッド・紙搬送ユニット１４レジスタユニット

Claims

【特許請求の範囲】

【請求項１】レジスタの設定データに基づいて動作す
る処理回路と、その処理回路に用いるレジスタの設定デ
ータの集まりを記憶するメモリを備え、前記処理回路は、動作終了時に次の処理で用いるレジス
タの設定データを前記メモリから読み出し、その読み出
した設定データを該処理回路の所定のレジスタに設定
し、その設定データに基づいて動作を続けることで、処
理を連続的に行うことを特徴とする情報処理装置。
【請求項２】レジスタの設定データに基づいて動作す
る複数の処理回路と、その複数の処理回路に用いる各々
のレジスタの設定データの集まりを記憶するメモリを備
え、前記各処理回路は、動作終了時に次の処理で用いるレジ
スタの設定データを前記メモリから読み出し、その読み
出した設定データを該処理回路の所定のレジスタに設定
し、その設定データに基づいて動作を続けることで、各
処理回路の処理を並列に且つ連続的に行うことを特徴と
する情報処理装置。
【請求項３】各処理回路の各々のレジスタの設定デー
タ内に同期ビットを持ち、ある処理回路内でその同期フ
ラグがセットされている場合、その処理を関連する他の
全ての処理回路が待ち状態かあるいは終了になるまで待
ち状態とすることを特徴とする請求項２に記載の情報処
理装置。
【請求項４】メモリはレジスタのアドレスの順番にそ
れぞれの設定データを記憶することを特徴とする請求項
１ないし３何れかに記載の情報処理装置。
【請求項５】複数回同一のレジスタにデータを設定す
ることによって一連の処理が成り立つ場合は、メモリは
前記複数回同一のレジスタに設定するデータを連続して
記憶し、その後に区切りデータをおくことを特徴とする
請求項１ないし４何れかに記載の情報処理装置。
【請求項６】処理と処理の間に所定の待ち時間を入れ
ることを特徴とする請求項１ないし５何れかに記載の情
報処理装置。
【請求項７】メモリはレジスタのアドレスとレジスタ
の設定データをペアで記憶することを特徴とする請求項
１ないし６何れかに記載の情報処理装置。
【請求項８】あらかじめ決められたアドレスのレジス
タの設定データにそのレジスタの設定データのリンク先
を示すアドレスもしくはそのレジスタの設定データの終
了を意味するデータを付加することを特徴とする請求項
１ないし７何れかに記載の情報処理装置。
【請求項９】レジスタの設定データに基づいて処理回
路を動作させる情報処理方法であって、前記処理回路に用いるレジスタの設定データの集まりを
メモリに記憶させ、前記処理回路は、動作終了時に次の
処理で用いるレジスタの設定データを前記メモリから読
み出し、その読み出した設定データを該処理回路の所定
のレジスタに設定し、その設定データに基づいて動作を
続けることで、処理を連続的に行うようにしたことを特
徴とする情報処理方法。
【請求項１０】各々のレジスタの設定データに基づい
て複数の処理回路を動作させる情報処理方法であって、前記複数の処理回路に用いる各々のレジスタの設定デー
タの集まりをメモリに記憶させ、前記各処理回路は、動
作終了時に次の処理で用いるレジスタの設定データを前
記メモリから読み出し、その読み出した設定データを該
処理回路の所定のレジスタに設定し、その設定データに
基づいて動作を続けることで、各処理回路の処理を並列
に且つ連続的に行うようにしたことを特徴とする情報処
理方法。
【請求項１１】各処理回路の各々のレジスタの設定デ
ータ内に同期ビットを持たせ、ある処理回路内でその同
期フラグがセットされている場合、その処理を関連する
他の全ての処理回路が待ち状態かあるいは終了になるま
で待ち状態とするようにしたことを特徴とする請求項１
０に記載の情報処理方法。
【請求項１２】レジスタのアドレスの順番にそれぞれ
の設定データをメモリに記憶させるようにしたことを特
徴とする請求項９ないし１１何れかに記載の情報処理方
法。
【請求項１３】複数回同一のレジスタにデータを設定
することによって一連の処理が成り立つ場合は、メモリ
に前記複数回同一のレジスタに設定するデータを連続し
て記憶させ、その後に区切りデータをおくようにしたこ
とを特徴とする請求項９ないし１２何れかに記載の情報
処理方法。
【請求項１４】処理と処理の間に所定の待ち時間を入
れるようにしたことを特徴とする請求項９ないし１３何
れかに記載の情報処理方法。
【請求項１５】レジスタのアドレスとレジスタの設定
データをペアでメモリに記憶させるようにしたことを特
徴とする請求項９ないし１４何れかに記載の情報処理方
法。
【請求項１６】あらかじめ決められたアドレスのレジ
スタの設定データにそのレジスタの設定データのリンク
先を示すアドレスもしくはそのレジスタの設定データの
終了を意味するデータを付加するようにしたことを特徴
とする請求項９ないし１５何れかに記載の情報処理方
法。