JP4723313B2 - 画像処理装置 - Google Patents

Description

本発明は、画像フィルタリング処理、画像コーデック等に用いられる画像処理装置に関する。

近年、デジタル映像機器の技術進歩が著しく、画像の圧縮／伸張処理、フィルタリング等の画像処理の機会が増えている。そのような画像処理を行う場合、処理を分割し、複数の処理部で並列的に動作する画像処理装置が多く使用されている。しかし、技術競争の中で、それらの装置の処理性能やメモリ使用量の制限は厳しく、尚且つ、技術進歩により画像処理の複雑度は増している。

従来、このような複数の処理部を並列に動作させる場合、それぞれの処理部をＣＰＵが制御する。また、各処理部が動作する上で必要となるパラメータもＣＰＵが計算し、各処理装置に設定する。処理性能を上げるため、各処理部の完了の度にＣＰＵに割り込みを発生させ、ＣＰＵは次に起動する処理部に対してパラメータ設定及び起動要求を行う。

ここで問題となるのは、ＣＰＵで各処理部の制御を行うため、処理部の完了の度にＣＰＵに割り込みが発生し、ＣＰＵのパラメータ計算及びパラメータ設定の処理性能を劣化させることである。また、ＣＰＵでパラメータの計算、パラメータの設定、各処理部の起動順序や同期制御の処理を行うため、ＣＰＵの負荷が大きく、場合によってはシステム全体の処理性能がＣＰＵに律速する場合がある。

また、システムの処理性能を向上させるためには、ＣＰＵと処理部をより並列に動作させる必要がある。しかし、ＣＰＵは処理部の完了を待ってから当該処理部のパラメータ設定や起動要求を通知する等、ＣＰＵと処理部は同期を取りながら動作する必要があり、並列性を向上させにくい。

また、システムの処理性能の向上や消費電力を低減させるため、処理部を変更する場合が往々にしてある。その場合、処理部のインターフェースが変更になる度にＣＰＵプログラムを変更する必要があり、ＣＰＵプログラムの流用性が低い。また、処理性能向上に繋げるため各処理部をより並列に動作させたい場合がある。その場合は、データ転送バスのバンド幅や各処理部の性能によって各処理部の起動順序を変更したい場合が往々にしてある。その場合もＣＰＵプログラムの流用性が低い問題がある。

特許文献１は処理部の処理完了時に処理部自らがメモリから次回起動用のパラメータを読み出し、そのパラメータに基づいて連続動作をすることによって、ＣＰＵ処理の負荷を減らしている。特許文献１の装置はＣＰＵからメモリにパラメータを設定し、全て設定し終わった後に処理部に起動要求を通知する。全ての処理部にはメモリからパラメータを読み出す機構が存在し、処理部は自らがパラメータを読み出し、処理を連続的に繰り返す。また、パラメータの中に同期ビットを持ち、そのビットの状態により他の処理部が完了するまで当該処理部を待ち状態とするような同期機構が備えられている。

この手法に依れば、ＣＰＵは、パラメータの設定、各処理部の制御をしなくてよくなり、ＣＰＵの負荷が軽減する。
特開２００３−２４１９８３

しかし、上記の方法では処理部全てにパラメータ読み出し機構を必要としており、アドレス管理やデータ線の増大等、回路規模が増大する。また、複数処理部が同時にパラメータの格納されているメモリにアクセスした場合のためのアービトレーションの機構が必要となる。

また、処理部間の同期を処理部毎に行っているため、各処理部は他の処理部の状態を管理しつつ動作する必要がある。他の処理部の状態を管理するために、処理部間に信号線を追加する必要があり、また、状態更新のタイミング制御等、処理部のオーバヘッドの増大に繋がる。

また、処理部はメモリからパラメータを読み出し、その値をそのままレジスタに設定し、処理を行っている。処理部のインターフェースが変更になった場合は、パラメータを設定するＣＰＵのプログラムを変更する必要がある。また、各処理部の起動順序を変更したい場合でもＣＰＵプログラムを変更する必要があり、ＣＰＵプログラムの流用性が低い。

また、ＣＰＵは各処理部の完了を待ってからパラメータをメモリに書き込み、その後に他の処理部への起動要求を通知する。そのため、ＣＰＵは各処理部の完了と同期を取りながら動作する必要があり、ＣＰＵと各処理部の並列性を向上させにくい。

また、各処理部へのパラメータ設定を当該処理部の起動の直前で行っているため、実処理開始までに時間を要することとなる。

本発明は、回路規模を減少し、各処理部のオーバヘッドを低減し、処理効率を向上させる画像処理装置を提供することを目的とする。

上記課題を解決するため本発明の画像処理装置は、画像処理を分担する複数の処理手段と、各処理手段の動作を指定するパラメータを保持するメモリ手段と、前記複数の処理手段を制御する制御手段とを備え、前記制御手段は、各処理手段の起動および終了のシーケンスを示すシーケンステーブルを保持し、シーケンステーブルに従って各処理手段の起動し、その終了を確認するシーケンス管理手段と、各処理手段に対するパラメータのアドレスを示したメモリマップを保持し、シーケンス管理手段による各処理手段の起動に先立って、メモリマップに従って当該処理手段に対するパラメータを前記メモリ手段から読み出し、読み出し結果に従って処理手段にパラメータを設定するパラメータ設定手段とを備える。

この構成によれば、制御手段が全ての処理手段のパラメータ読み出しと設定を行うので、回路規模を低減することができる。つまり、全ての処理手段が自らメモリ手段からパラメータを読み出す必要がなく、かつ、メモリ読み出し機構とアービトレーション機構を備える必要がなく、各処理手段の回路規模を低減することができる。

また、処理速度を向上させることができる。なぜなら、第１に、制御手段が、処理手段間の同期を行うので、処理手段のオーバヘッドを減少させるからである。つまり、各処理手段は他の処理手段の状態を管理必要がないので、状態更新のタイミング制御等の処理手段のオーバヘッドを減少させる。第２に、本画像処理装置のホストとなるＣＰＵの介在なしに制御手段は、シーケンスが示す画像処理を処理手段を連続して動作させるからである。つまり、制御手段および各処理手段の動作中にＣＰＵは次のシーケンス用のパラメータ計算を割り込みなしで実行することでき、処理効率を向上させる。

ここで、前記パラメータ設定手段は、さらに、前記メモリ手段から読み出されたパラメータを、処理手段のインターフェースに適合するようパラメータを変更した後、変更パラメータを処理手段に設定するようにしてもよい。

この構成によれば、メモリ手段から読出されたパラメータを各処理手段のインターフェースに対応するようパラメータ設定手段で変更することより、処理手段のインターフェースが変更された場合でも、ＣＰＵプログラムに影響せず、ＣＰＵプログラムの流用性が高めることができる。また、処理手段の起動順序をシーケンスで管理することにより、処理手段の起動順序を変更してもシーケンスを変更するのみでよく、ＣＰＵプログラムには影響せず、ＣＰＵプログラムの流用性が高めることができる。

ここで、前記シーケンス管理手段は、複数種類の前記シーケンステーブルを保持し、外部から入力されるシーケンス識別子に従ってシーケンスを選択し、選択したシーケンスに従って各処理手段を起動し、その終了を確認するようにしてもよい。

この構成によれば、ＣＰＵからのシーケンス識別子により複数シーケンスを選択的に切り替えられるので、複数種類のシーケンスに要する画像処理を実行する場合に新たなシーケンスをシーケンス管理手段は、その都度ローディングすることが不要となり、処理速度を向上させることができる。

ここで、前記メモリ手段は、シーケンスに対応するパラメータをそれぞれ保持する複数のメモリ領域と、書き込み対象のメモリ領域と、読み出し対象のメモリ領域とをそれぞれ所定の順に選択する選択手段とを備えるようにしてもよい。

この構成によれば、ＣＰＵからメモリ領域を切り替えられるようにすることにより、メモリマップの変更を許容できるようになり、メモリ領域を有効活用することが出来る。また、シーケンスを切り替えて動作するシステムで、シーケンス毎にパラメータの配置が異なる場合、シーケンスと共にメモリマップも切り替えることにより、シーケンス毎にメモリ領域を確保する必要がなくなる。

ここで、前記制御手段は、さらに、外部からのシーケンスの実行開始を指示する起動信号をキューイングし、キューイングされた起動信号を１つずつシーケンス管理手段へ通知する起動通知手段を備えるようにしてもよい。

この構成によれば、起動通知手段により制御手段の起動信号のキューイング機能を実現することにより、ＣＰＵは制御手段からの完了信号を待たずして次回の制御部への起動信号を通知することができ、ＣＰＵ、制御手段および各処理手段の三者間の並列性が向上し、処理速度を向上させることができる。また、制御手段の起動信号をカウントしていく簡単な機構によってキューイング機能を実現できるので、キューイング数を容易に変更可能である。

ここで、前記パラメータ設定手段は、複数の前記メモリマップを保持し、外部から入力されるメモリマップ識別子に従ってメモリマップを選択するようにしてもよい。

ここで、前記メモリ手段は、パラメータに対応するシーケンスの識別子を保持し、前記シーケンス管理手段は、メモリ手段からシーケンスの識別子を読み出し、その識別子によりシーケンスを選択し、選択したシーケンスに従って各処理手段を起動し、その終了を確認するようにしてもよい。

この構成によれば、制御手段は、シーケンス切り替え用のシーケンス識別子をメモリ手段経由で取得することにより、ＣＰＵと制御部間のデータ線を追加する必要がなくなり、装置の簡素化を図ることができる。

ここで、前記メモリ手段は、パラメータに対応するメモリマップの識別子を保持し、前記シーケンス管理手段は、メモリ手段からメモリマップの識別子を読み出し、その識別子によりメモリマップを選択するようにしてもよい。

この構成によれば、制御手段はシーケンス切り替え用のシーケンス識別子、メモリマップ切り替え用のメモリマップ識別子をメモリ手段経由で取得することにより、ＣＰＵと制御部間のデータ線を追加する必要がなくなり、装置の簡素化を図ることができる。

ここで、前記制御部は、さらに、処理識別子とシーケンスの識別子とメモリマップの識別子とを対応関係を示すテーブルを保持し、外部からの処理識別子に対応するシーケンスの識別子とメモリマップ識別子とを判断する識別子判断手段を備え、前記シーケンス管理手段は、識別子判断手段で判断されたシーケンスの識別子に対応するシーケンステーブルを選択し、前記パラメータ設定手段は、識別子判断手段で判断されたメモリマップの識別子に対応するメモリマップを選択するようにしてもよい。

この構成によれば、１つの処理識別子からシーケンスの識別子とメモリマップの識別子を判断する識別子判断部を備えることにより、シーケンス、パラメータマップを少ない情報で切り替え可能となり、ＣＰＵからのデータ転送量を削減することが可能となる。シーケンスと共にメモリマップも変更になることが頻繁にあるシステムでは、ＣＰＵの識別子指定の負担を軽減することができる。

ここで、前記シーケンステーブルおよびメモリマップは、１シーケンスに同一処理手段の複数回起動が含まれる場合、当該処理手段に異なるパラメータを読み出すための情報を含むようにしてもよい。

この構成によれば、同一処理部を複数回起動する場合でも容易に対応することができる。

ここで、前記シーケンステーブルは、複数の処理手段について、パラメータ設定、パラメータ設定完了の確認、起動、処理終了の確認、の順序を示すようにしてもよい。

この構成によれば、シーケンステーブルが上記の順序を示すことにより、パラメータ設定手段によるパラメータ設定と各処理部とを並列動作可能となり、システム全体の処理性能を向上させることができる。

ここで、処理手段の起動条件を示した情報からシーケンスを作成するシーケンス作成手段を備えるようにしてもよい。

この構成によれば、シーケンス作成部により、シーケンスを自動で作成可能であり、シーケンス作成の負担が軽減される。

ここで、前記制御手段は、処理手段の起動条件として他の処理手段の完了を示した完了依存テーブルを保持し、完了依存テーブルに従って各処理手段の起動し、その終了を確認するシーケンス管理手段と、各処理手段に対するパラメータのアドレスを示したメモリマップを保持し、シーケンス管理手段による各処理手段の起動に先立って、メモリマップに従って当該処理手段に対するパラメータを前記メモリ手段から読み出し、読み出し結果に従って処理手段にパラメータを設定するパラメータ設定手段とを備える構成としてもよい。

この構成によれば、完了依存テーブルにより、処理部の完了タイミングにより各処理部の起動順序を動的に変更でき、処理部の空き時間を少なくし、処理性能を向上させることができる。

ここで、シーケンス管理手段は、各処理手段の優先度を保持し、完了依存テーブルによる起動条件が同一の場合は優先度が高い処理手段を先に起動するようにしてもよい。

この構成によれば、各処理部に優先度を設け、起動条件が同一の場合は優先度が高い処理部を先に起動するようにすることにより、よりシステム全体の処理時間を短縮させることが可能となり、処理性能を向上させることができる。

ここで、前記制御手段は、処理手段の起動条件として他の処理手段の状態を示した状態依存テーブルを保持し、状態依存テーブルに従って各処理手段の起動し、その終了を確認するシーケンス管理手段と、処理手段に対応するパラメータのアドレスを示したメモリマップに従い、パラメータを前記メモリ手段から読み出し、処理手段のインターフェースに対応するようパラメータを変更した後、変更パラメータを処理手段に設定するパラメータ設定手段を備える構成としてもよい。

この構成によれば、状態依存テーブルにより、処理手段の完了以外の状態も判断可能になることによって、より柔軟な起動条件を生み出すことが可能となり、それによって、よりシステム全体の処理時間を短縮させることが可能となり、処理性能の向上に繋がる。

本発明の画像処理装置によれば、各処理手段の回路規模を低減することができる。また、処理速度を向上させることができる。つまり、処理手段のオーバヘッドを減少させ、制御手段と処理手段との間の並列性を向上させる。

ＣＰＵは制御手段および各処理手段の動作中に次のシーケンス用のパラメータ計算を割り込みなしで実行することでき、処理効率を向上させる。
処理手段のインターフェースが変更された場合でも、ＣＰＵプログラムに影響せず、ＣＰＵプログラムの流用性が高めることができる。

以下、本発明にかかわる画像処理装置の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１における画像処理装置の構成を示すブロック図である。この画像処理装置は、ＣＰＵ１０１、パラメータメモリ部１０２、制御部１０３、処理部Ａ１０４、処理部Ｂ１０５、処理部Ｃ１０６、処理部Ｄ１０７およびメモリ１０８を備える。これらの構成要素はシステムＬＳＩとして１チップで構成してもよいし、メモリ１０８以外を１チップで構成してもよい。パラメータメモリ部１０２は、３つのメモリ領域（パラメータメモリα１１８、パラメータメモリβ１１９、パラメータメモリγ１２０）と、データ書込セレクタ１１６およびデータ読出セレクタ１１７を備える。制御部１０３は、起動通知部１０９、シーケンス管理部１１０、パラメータ設定部１１１を備える。

ＣＰＵ１０１は処理部Ａ１０４、処理部Ｂ１０５、処理部Ｃ１０６、処理部Ｄ１０７が動作する上で必要となるパラメータの計算を行い、パラメータ転送用データ線１７０を用いてパラメータメモリ部１０２にパラメータを転送する。また、制御部起動信号１５０及びシーケンス識別子・メモリマップ識別子転送用データ線１７１を用いることにより制御部１０３を制御する。

パラメータメモリ部１０２はＣＰＵ１０１により計算されたパラメータを格納する。パラメータメモリ部１０２内には３つのメモリが存在し、制御部起動信号１５０によってデータ書込セレクタ１１６がデータを書き込むパラメータメモリを切り替える。また、制御部完了信号１５１によってデータ読出セレクタ１１７がどのメモリのデータを読み出すかを切り替える。切り替え動作はパラメータメモリα１１８→β１１９→γ１２０→α１１８→β１１９→γ１２０→・・・の順で切り替えを行う。例えば、パラメータメモリα１１８に書き込みを行うようにデータ書込セレクタ１１６が動作している場合に、データ書込セレクタ１１６が制御部起動信号１５０を受け取ると、次回からはパラメータメモリβ１１９にデータが書き込まれるように動作する。尚、起動時はデータ書込セレクタ１１６、データ読出セレクタ１１７共にパラメータメモリα１１８の書き込み、読み出し動作を行うように設定される。

制御部１０３は各処理部のシーケンス管理を行うシーケンス管理部１１０、各処理部のパラメータを設定するパラメータ設定部１１１、ＣＰＵ１０１からの制御部起動信号１５０をキューイングする起動通知部１０９を備える。

シーケンス管理部１１０は、処理部起動タイミング、処理部完了待ちのタイミングを示したシーケンス１１２を複数持つ。ＣＰＵ１０１からシーケンス識別子・メモリマップ識別子転送用データ線１７１を介して指定されたシーケンス識別子により複数シーケンス１１２から１つを選択し、そのシーケンスに従い、パラメータ設定部１１１及び各処理部の制御を行う。

パラメータ設定部１１１はパラメータ読出部１１３とパラメータ変更部１１４を備える。パラメータ読出部１１３は各処理部に対応するパラメータがパラメータメモリのどのアドレスに格納されているかを示したメモリマップ１１５を複数持ち、ＣＰＵ１０１からシーケンス識別子・メモリマップ識別子転送用データ線１７１を介して指定されたメモリマップ識別子により複数メモリマップから１つを選択する。シーケンス管理部１１０からのパラメータ設定要求５４を受け取ると、選択したメモリマップに従い、起動する処理部に対応したパラメータを、変更前パラメータ転送用データ線１７２を用いて読み出す。パラメータ変更部１１４は読み出したパラメータを起動する処理部のインターフェースに対応するように変更し、起動する処理部に設定する。

起動通知部１０９は制御部起動信号１５０のキューイング機能を実現する。制御部起動信号１５０を受信した場合の動作を、図２を参照しながら説明する。制御部起動信号を受信すると、Ｆ１で起動通知部１０９の内部で保持しているカウンタが０かどうか判定し、０の場合のみＦ２でシーケンス管理部１１０へシーケンス起動信号１５３を通知する。次にＦ３でカウンタを１インクリメントし、Ｆ４でカウンタが３かどうか判定し、３の場合のみＦ５でＣＰＵ１０１へ起動要求制御信号１５２を用いて制御部起動信号１５０をこれ以上キューイング出来ないことを通知する。起動通知部１０９が制御部完了信号１５１を受信した場合の動作を、図３を参照しながら説明する。制御部完了信号１５１を受信すると、Ｆ１０でカウンタが３かどうか判定し、３の場合のみＦ１１でＣＰＵ１０１へ起動要求制御信号１５２を用いて制御部起動信号１５０をキューイング可能になったことを通知する。次にＦ１２でカウンタを１デクリメントし、Ｆ１３でカウンタが０より大きいかどうか判定し、大きい場合のみＦ１４でシーケンス管理部１１０へシーケンス起動信号１５３を通知する。尚、起動時にカウンタは０に設定される。

処理部Ａ１０４、処理部Ｂ１０５、処理部Ｃ１０６、処理部Ｄ１０７はシーケンス管理部１１０から処理部起動要求１５６を受けると、入力画像転送用データ線１７５を用いて画像メモリ１０８から入力画像を読み出し、設定されているパラメータをもとにそれぞれ固有の処理を行う。処理が完了すると処理結果を、出力画像転送用データ線１７６を用いて画像メモリ１０８に格納し、シーケンス管理部１１０へ処理部完了通知１５７を通知する。

図４、図５、図６に実施の形態１におけるシーケンス、メモリマップ、各処理部のインターフェースを示す。シーケンス（１）１０００、メモリマップ（２）１０１０を選択した場合の動作を説明する。まずＣＰＵ１０１が各処理部の動作に必要なパラメータを計算し、そのパラメータをパラメータメモリ部に転送する。パラメータメモリ部１０２ではデータ書込セレクタ１１６の初期設定に従い、パラメータメモリα１１８にパラメータを書き込む。次にＣＰＵ１０１はシーケンス識別子を１、メモリマップ識別子を１と指定し、制御部１０３へ制御部起動信号１５０を通知する。制御部１０３の起動通知部１０９は制御部起動信号１５０を受け取ると、カウンタが初期値０であるのでシーケンス管理部１１０へシーケンス起動信号１５３を通知する。シーケンス管理部１１０はシーケンス起動信号１５３を受け取ると、シーケンス識別子からシーケンス（１）１０００を選択し、シーケンス（１）１０００に従い、処理部識別子転送用データ線１７４を用いて処理部Ａの識別子をパラメータ設定部に転送し、パラメータ設定要求信号１５４をパラメータ設定部１１１へ通知する。パラメータ設定部１１１がパラメータ設定要求信号１５４を受け取ると、ＣＰＵ１０１から指定されたメモリマップ（１）１０１０及び、データ読出セレクタ１１７の初期設定に従い、処理部Ａ１０４のパラメータであるアドレス０ｘ０００〜０ｘ００８のデータをパラメータメモリα１１８から、変更前パラメータ転送用データ線１７２を用いて読み出す。読み出されたパラメータはパラメータ変更部１１４により、処理部Ａ１０４のインターフェースに対応するように変更される。具体的には入力画像の開始アドレス及び出力画像の開始アドレスを共に右に４ビットシフトする。変更後の入力画像の開始アドレス及び出力画像の開始アドレスは、変更後パラメータ転送用データ線１７３を用いて処理部Ａ１０４のレジスタ０及びレジスタ２に設定し、演算モードは処理部Ａ１０４のレジスタ１に設定する。

パラメータ設定部１１１は処理部Ａ１０４のパラメータ設定が完了すると、パラメータ設定完了信号１５５をシーケンス管理部１１０へ通知する。

シーケンス管理部１１０はパラメータ設定完了信号１５５を受け取ると処理部Ａ１０４へ処理部起動信号１５６を通知する。処理部Ａ１０４は処理部起動信号１５６を受け取ると、設定されているパラメータに従い、処理を開始し、処理が完了すると処理部完了信号１５７をシーケンス管理部１１０へ通知する。また、シーケンス管理部１１０は処理部Ａ１０４に処理部起動信号１５６を通知後、処理部Ｂ１０５のパラメータ設定要求及び、起動要求を行い、制御部と各処理部は並列動作を行う。シーケンス（１）１０００の以降の処理は処理部Ａ１０４のパラメータ設定及び起動要求と同様のため省略するが、シーケンス（１）１０００最後の処理部Ｃ１０６からの処理部完了信号１５７をシーケンス管理部１１０が受け取ると、ＣＰＵ１０１へ制御部完了信号１５１を通知する。

図７にＣＰＵ１０１、制御部１０３、処理部Ａ１０４、処理部Ｂ１０５、処理部Ｃ１０６、処理部Ｄ１０７の時間経過に伴う動作を示す。制御部の処理部Ｂパラメータ設定Ｆ５３と処理部Ａの処理Ａ（Ｆ５６）のように制御部と各処理部は並列動作可能である。

尚、ＣＰＵ１０１と制御部１０３、各処理部も並列動作可能であり、図８は処理を３回連続動作させた場合を示している。ＣＰＵ１０１でのパラメータ計算及びパラメータ書込と、制御部／処理部が互いに介在することなく並列動作している。１枚の画像に対してフィルタ等の画像処理を行う場合、１枚の画像を分割し、分割画像毎に画像処理を実施するという方法がとられる。その場合、同一処理を分割画像の枚数分繰り返し実施する。本実施の形態も同様に処理を繰り返し実施することを想定している。

以上のように、本実施の形態によれば、制御部が処理部のシーケンス管理及びパラメータ設定を行うことにより、ＣＰＵ１０１の介在なしに処理部を連続して動作させることが可能である。それにより、制御部／処理部が動作中にＣＰＵ１０１は次の処理部用のパラメータ計算を割り込みなしで実施可能となる。

また、制御部１０３で一括して処理部のパラメータをパラメータメモリから読み出すため、処理部にパラメータ読み出し機構を備えなくてよい。

また、処理部間の同期もシーケンス１１２により制御するためＣＰＵ１０１の処理量を増大させない。

また、パラメータメモリから読出したパラメータを各処理部のインターフェースに対応するようパラメータ変更部１１４で変更することより、処理部のインターフェースを変更してもＣＰＵプログラムに影響せず、ＣＰＵプログラムの流用性が高まる。

また、処理部の起動順序をシーケンス１１２で管理することにより、処理部の起動順序を変更してもシーケンス１１２を変更するのみで、ＣＰＵプログラムには影響せず、ＣＰＵプログラムの流用性が高まる。

また、ＣＰＵ１０１からのシーケンス識別子により複数シーケンスを切り替えられるようにすることにより、シーケンス１１２を切り替えたい場合でもシーケンス１１２を再ローディングする機構が不要となり、処理速度向上に繋がる。

また、ＣＰＵ１０１からのメモリマップ識別子により複数メモリマップを切り替えられるようにすることにより、メモリマップ１１５の変動を許容できるようになり、メモリ領域を有効活用することが出来る。また、シーケンス１１２を切り替えて動作するシステムで、シーケンス毎にパラメータの配置が異なる場合、シーケンス１１２と共にメモリマップ１１５も切り替えることにより、シーケンス毎にメモリ領域を確保する必要がなくなる。

また、制御部起動信号１５０、制御部完了信号１５１によりデータ書込セレクタ１１６及びデータ読出セレクタ１１７を制御し、パラメータメモリを切り替えることにより、ＣＰＵ１０１は制御部完了信号１５１を待たずして次回の処理用のパラメータをパラメータメモリに書き込むことができ、ＣＰＵ１０１と制御部１０３、各処理部の並列性が向上し、処理速度の向上に繋がる。

また、起動通知部１０９により制御部起動信号１５０のキューイング機能を実現することにより、ＣＰＵ１０１は制御部完了信号１５１を待たずして次回の制御部起動信号１５０を通知することができ、ＣＰＵ１０１と制御部１０３、各処理部の並列性が向上し、処理速度の向上に繋がる。また、制御部起動信号１５０をカウントしていく機構によってキューイング機能を実現することにより、キューイング数を容易に変更可能である。

尚、実施の形態１では説明のため、シーケンス１１２及びメモリマップ１１５は３種類存在するが、その限りではなく、シーケンス１１２、メモリマップ１１５共に１種類でＣＰＵ１０１からの指定により選択する機構を備えないシステムでもよい。

また、起動通知部１０９からＣＰＵへの起動要求制御信号１５２への通知はカウンタが３の時に行っているが、この数を変動させることにより、制御部起動信号１５０のキューイング数を変動させることが可能である。キューイング機能が不要の場合は、起動通知部１０９は存在しなくてよい。また、パラメータメモリの数も３であるが、その限りではない。

（実施の形態２）
図９に本発明の実施の形態２における画像処理装置の構成を示すブロック図である。図９において図１と同じ構成については同じ符号を用い説明を省略する。本実施の形態２ではＣＰＵ１０１から制御部１０３へ直接シーケンス識別子、メモリマップ識別子を転送するデータ線が存在せず、パラメータメモリ部１０２経由でシーケンス識別子、メモリマップ識別子を転送するデータ線が存在する。

ＣＰＵ１０１は各処理部の動作に必要なパラメータを計算し、そのパラメータをパラメータ・シーケンス識別子・メモリマップ識別子転送用データ線２７０を用いて、パラメータメモリ部１０２に転送する。また、パラメータと同時に、シーケンス識別子及びメモリマップ識別子をパラメータメモリ部１０２に転送する。

シーケンス管理部１１０がシーケンス起動信号１５３を受け取ると、変更前パラメータ・シーケンス識別子・メモリマップ識別子転送用データ線２７１を用いて、パラメータメモリからシーケンス識別子を読み出す。また、パラメータ設定部も同様に、変更前パラメータ・シーケンス識別子・メモリマップ識別子転送用データ線２７１を用いて、パラメータメモリからメモリマップ識別子を読み出す。シーケンス管理部及びパラメータ設定部は読み出したシーケンス識別子及びメモリマップ識別子からシーケンス及びメモリマップを選択し、それに従い、動作を行う。図１０に実施の形態２におけるメモリマップを示す。メモリのアドレス０ｘ０００にシーケンス識別子が格納され、アドレス０ｘ００４にメモリマップ識別子が格納されている。

この方法により、ＣＰＵ１０１と制御部１０３との間にデータ線を追加する必要がなく、装置の簡素化に繋がる。

尚、実施の形態２では説明のため、シーケンス識別子、メモリマップ識別子共にパラメータメモリ部１０２から制御部１０３へ転送するようにしたが、一方の識別子のみを直接ＣＰＵ１０１から転送するようにしてもよい。

（実施の形態３）
図１１に本発明の実施の形態３における画像処理装置の構成を示すブロック図である。図１１において図９と同じ構成については同じ符号を用い説明を省略する。本実施の形態３では識別子判断部３０１が存在する。

ＣＰＵ１０１は各処理部の動作に必要なパラメータを計算し、そのパラメータをパラメータ・処理識別子転送用データ線３７０を用いて、パラメータメモリ部に転送する。また、パラメータと同時に、処理識別子をパラメータメモリ部１０２に転送する。

シーケンス管理部１１０がシーケンス起動信号１５３を受け取ると、変更前パラメータ・処理識別子転送用データ線３７１を用いて、パラメータメモリから処理識別子を識別子判断部３０１に読み出す。識別子判断部３０１では識別子判断テーブル３０２を用いて、処理識別子をシーケンス識別子及びメモリマップ識別子に変換し、シーケンス管理部１１０及びパラメータ設定部に通知する。シーケンス管理部及びパラメータ設定部は通知されたシーケンス識別子及びメモリマップ識別子からシーケンス及びメモリマップを選択し、それに従い、動作を行う。図１３に実施の形態３におけるメモリマップを示す。メモリのアドレス０ｘ０００に処理部識別子が格納されている。図１２に識別子判断テーブル３０２を示す。処理識別子（１）によりシーケンス（１）、メモリマップ（１）が選択されることを示す。

この方法により、シーケンス、パラメータマップを少ない情報で切り替え可能となり、ＣＰＵ１０１からパラメータメモリ部１０２、パラメータメモリ部１０２から制御部１０３への転送量を削減することが可能となる。実施の形態３のようにシーケンスと共にメモリマップも変更になることが頻繁にあるシステムでは、ＣＰＵ１０１の識別子指定の負担を軽減することにも繋がる。

（実施の形態４）
図１４に本発明の実施の形態４における画像処理装置の構成を示すブロック図である。図１４において図１１と同じ構成については同じ符号を用い説明を省略する。本実施の形態４ではシーケンス１１２、メモリマップ１１５の代わりに複数回起動用シーケンス４０１、複数回起動用メモリマップ４０２が存在する。

複数回起動用シーケンス４０１では処理部起動タイミング、処理部完了待ちのタイミングの他に、パラメータ設定タイミング、パラメータ設定完了待ち（パラメータ設定完了の確認）のタイミングを制御する。また、同一処理部の複数回起動に対応するため、起動番号の情報を持つ。パラメータ設定時はパラメータ設定処理部識別子・起動番号転送用データ線４７０を用いて、処理部識別子と同時に起動番号もパラメータ設定部１１１へ転送する。

複数回起動用メモリマップ４０２では同一処理部の複数回起動に対応するため、起動番号の情報を持ち、シーケンス管理部１１０から指定された起動番号に対応したパラメータの読み出しを行う。

図１５、図１６に実施の形態４における１つの複数回起動用シーケンス、複数回起動用メモリマップを示す。複数回起動用シーケンス（１）１０５０、複数回起動用メモリマップ（１）１０６０を選択した場合のＣＰＵ１０１、制御部１０３、処理部Ａ１０４、処理部Ｂ１０５、処理部Ｃ１０６、処理部Ｄ１０７の時間経過に伴う動作を図１７に示す。図１７のように処理部Ｃのパラメータ設定Ｆ５４と処理Ａ（Ｆ５６）、処理Ｂ（Ｆ５７）が並列動作し、処理部Ｄのパラメータ設定Ｆ５５と処理Ｂ（Ｆ５７）、処理Ｃ（Ｆ５８）が並列動作しており、並列性が向上していることがわかる。

以上のように、シーケンス中の処理部起動を、パラメータの設定と起動要求に分離し、それぞれ別々のタイミングで行えるようにしたことにより、パラメータ設定と処理部を並列動作可能となり、システム全体の処理性能向上となる。

また、シーケンスのパラメータ設定部分及び、メモリマップに起動番号を付与することにより、同一処理部を複数回起動したい場合でも容易に対応が可能である。

尚、実施の形態４では説明のため、シーケンス中の処理部起動を、パラメータの設定と起動要求に分離する手法と、起動番号により同一処理部を複数回起動する手法の２つの手法を組み合わせて説明したが、どちらか一方のみのシステムでもよい。

（実施の形態５）
図１８に本発明の実施の形態５における画像処理装置の構成を示すブロック図である。図１８において図１と同じ構成については同じ符号を用い説明を省略する。本実施の形態５ではシーケンス１１２が存在せず、完了依存テーブル５０１が存在する。

完了依存テーブル５０１は、処理部Ａ１０４の完了が処理部Ｃ１０６の起動条件となっているような処理部間の依存関係を示したテーブルであり、シーケンス管理部は完了依存テーブル５０１を用いて、起動条件が成り立った処理部を起動する。図１９に完了依存テーブルを示す。完了必要処理部とは、起動条件となっている処理部であり、完了必要処理部が完了していないと当該処理部は起動できない。例えば処理部Ｃ１０６は処理部Ａ１０４が完了した後でないと起動することが出来ない。尚、完了必要処理部が「−」の処理部は完了必要処理部が存在しない処理部であることを示す。また、完了必要処理部が完了しているかどうかはシーケンス管理部が内部で保持している完了フラグテーブルを用いて判断する。完了フラグテーブルはシーケンス管理部１１０が処理部完了信号１５７を受け取る度に更新され、完了した処理部は完了状態に、完了していない処理部は未完了状態になる。尚、シーケンス管理部１１０がシーケンス起動信号１５３を受信した時に完了フラグテーブルは初期化され、全ての処理部が未完了状態になる。図２０に処理部Ａ１０４、処理部Ｂ１０５が完了し、処理部Ｃ１０６、処理部Ｄ１０７がまだ完了していない場合の完了フラグテーブルを示す。

シーケンス管理部１１０の処理部起動の動作を、図２１を参照しながら説明する。まず、シーケンス起動信号１５３を受け取ると、Ｆ２０で完了依存テーブル５０１と完了フラグテーブルを参照し、完了必要処理部が全て完了している処理部は存在するか判定する。存在する場合はＦ２１で該当処理部のパラメータ設定及び起動要求を通知し、完了必要処理部が全て完了している全ての処理部に対して、パラメータ設定及び起動要求の通知を行う。完了必要処理部が完了している処理部がない場合はＦ２２で起動した処理部の処理部完了信号の受信を待つ。処理部完了信号を受信した場合はＦ２３で完了した処理部の完了フラグテーブルの状態を完了状態にし、全ての処理部が完了状態になるまでＦ２０〜Ｆ２４を繰り返す。

図２２に実施の形態５における処理部Ａ１０４が処理部Ｂより先に完了した場合のＣＰＵ１０１、制御部、各処理部の動作を示す。処理部Ａ１０４が完了すると処理部Ａ１０４を完了必要処理部としている処理部Ｃ１０６を起動する。同様に処理部Ｂ１０５が完了すると処理部Ｄ１０７を起動する。処理部の起動順序は処理部Ａ１０４→処理部Ｂ１０５→処理部Ｃ１０６→処理部Ｄ１０７となる。

図２１に実施の形態５における処理部Ｂ１０５が処理部Ａより先に完了した場合のＣＰＵ１０１、制御部、各処理部の動作を示す。図２２と同様に処理部Ａ１０４が完了すると処理部Ｃ１０６を起動し、処理部Ｂ１０５が完了すると処理部Ｄ１０７を起動する。ただし、処理部Ｂ１０５が処理部Ａ１０４より先に完了するため、処理部の起動順序は処理部Ａ１０４→処理部Ｂ１０５→処理部Ｄ１０７→処理部Ｃ１０６となる。

この方法により、処理部の完了タイミングにより各処理部の起動順序を動的に変更でき、処理部の空き時間を少なくし、処理性能の向上に繋がる。

尚、実施の形態５では説明のため、完了必要処理部は１つのみしか存在しないが、複数存在してもよい。

（実施の形態６）
図２４に本発明の実施の形態６における画像処理装置の構成を示すブロック図である。図２４において図１８と同じ構成については同じ符号を用い説明を省略する。本実施の形態６では優先度テーブル６０１が存在する。

シーケンス管理部１１０は実施の形態５と同様に完了必要処理部が全て完了している処理部に対して起動を指示する。完了必要処理部が全て完了している処理部が複数存在した場合、実施の形態６では優先度テーブル６０１を参照し、優先度の高い処理部を先に起動する。図２５、図２６に完了依存テーブル、優先度テーブルを示す。優先度テーブルは当該処理部がどれだけの数、完了必要処理部の対象になっているかによって設定される。例えば、処理部Ａ１０４は処理部Ｂ１０５と処理部Ｃ１０６の完了必要処理部になっているため、優先度は２となる。

図２７に実施の形態６におけるＣＰＵ１０１、制御部、各処理部の動作を示す。処理部Ａ１０４が完了した時、処理部Ｂ１０５、処理部Ｃ１０６の起動が可能となるが、処理部Ｃ１０６の方の優先度が高いため、処理部Ｃ１０６を処理部Ｂ１０５より先に起動する。

この方法により、システム全体の処理時間を短縮させることが可能となり、処理性能の向上に繋がる。

（実施の形態７）
図２８に本発明の実施の形態５における画像処理装置の構成を示すブロック図である。図２８において図２４と同じ構成については同じ符号を用い説明を省略する。本実施の形態７では完了依存テーブルは存在せず、状態依存テーブル７０１が存在する。また、処理部Ｃ１０６と処理部Ｄ１０７は共用演算器７０２を使用し、処理部Ｃ１０６と処理部Ｄ１０７は並列動作が不可能である。

図２９に実施の形態７における状態依存テーブルを示す。状態依存テーブル７０１では起動条件として他の処理部の処理前、処理中、処理完了及びそれらの否定状態のいずれかを設定する。例えば、処理部Ｃ１０６の起動条件は処理部Ａの処理完了及び処理部Ｄが処理中ではない状態の場合である。また、各処理部がどのような状態かはシーケンス管理部が内部で保持している状態フラグテーブルを用いて判断する。状態フラグテーブルはシーケンス管理部が処理部起動信号を通知する時及び処理部完了信号を受け取る時に更新され、起動前の処理部は処理前状態に、処理中の処理部は処理中状態に、完了した処理部は処理完了状態になる。シーケンス管理部１１０がシーケンス起動信号１５３を受信した時に状態フラグテーブルは初期化され、全ての処理部が処理前状態になる。図３０に処理部Ａ１０４が完了し、処理部Ｂ１０５が処理中で、処理部Ｃ１０６、処理部Ｄ１０７がまだ起動していない場合の状態フラグテーブルを示す。

起動条件として完了状態のみしか設定できなかったシステムでは、処理部Ｃ１０６の完了必要処理部を処理部Ｄ１０７に設定するか、または処理部Ｄ１０７の完了必要処理部を処理部Ｃ１０６に設定するしかなく、処理部Ｃ１０６、処理部Ｄ１０７の起動順序を固定にするしかなかった。そのため、処理部Ａ１０４、処理部Ｂ１０５の完了タイミングにより処理部の起動順序を動的に変更することが出来なったが、この方法により、この問題が解決し、システム全体の処理時間を短縮させることが可能となる。

（実施の形態８）
図３１に本発明の実施の形態８における画像処理装置の構成を示すブロック図である。図３１において図１と同じ構成については同じ符号を用い説明を省略する。本実施の形態８ではシーケンス作成部８０１が存在し、その内部に完了依存テーブル５０１と処理時間テーブル８０２が存在する。

シーケンス作成部８０１ではシーケンス起動信号１５３を受け取ると、完了依存テーブル５０１と処理時間テーブル８０２を参照しながらシーケンスを作成する。

シーケンス作成部８０１により作成されたシーケンス１１２を図３５に示す。また、シーケンス作成部の動作を、図３４を参照しながら説明する。まず、シーケンス起動信号１５３を受け取ると、Ｆ３０で完了必要処理部が完了している処理部があるかどうかを判定する。この時、完了必要処理部が完了しているかどうかというのはシーケンスに処理部完了待ちの処理を組み込んだかどうかである。例えば、図３５の順序３の処理部Ｂ完了待ちをシーケンスに組み込んだ時点で処理部Ｂは完了したと判定する。完了必要処理部が完了している処理部がある場合はＦ３１で該当処理部の起動をシーケンスに組み込む。該当する処理部全てに対して処理部の起動をシーケンスに組み込む。該当する処理部がなくなった場合はＦ３２で起動した処理部の内、完了必要処理部の対象になっている処理部が存在するかどうか判定する。存在する場合はＦ３３で該当処理部が複数存在するかどうか判定し、複数存在しない場合はＦ３４で該当処理部の完了待ちをシーケンスに組み込む。複数存在する場合はＦ３５で処理時間テーブル８０２を参照し、先に完了する処理部の完了待ちをシーケンスに組み込む。Ｆ３０〜Ｆ３５を繰り返し、起動した処理部で完了必要処理部の対象になっている処理部が存在しなくなった時は、Ｆ３６で起動した全処理部の完了待ちをシーケンスに組み込み、シーケンスは完成する。

この方法により、シーケンスを自動で作成可能であり、シーケンス作成の負担が軽減される。

尚、実施の形態８では説明のため、完了依存テーブル、処理時間テーブルは１つのみしか存在しないが、実施の形態１のシーケンスと同様に複数備え、ＣＰＵ１０１からの指示により切り替えて使用する構成でもよい。

本発明は、デジタル映像機器のフィルタ演算等の画像処理や画像コーデック等に用いられる画像処理装置において、複数の処理部の制御技術として有用である。

本発明の実施の形態１における画像処理装置の構成を示すブロック図である。 本発明の実施の形態１〜８における起動通知部の制御部起動信号受信時の動作を示すフローチャートである。 本発明の実施の形態１〜８における起動通知部の制御部完了信号受信時の動作を示すフローチャートである。 本発明の実施の形態１におけるシーケンスを示す図である。 本発明の実施の形態１におけるメモリマップを示す図である。 本発明の実施の形態１における各処理部のインターフェースを示す図である。 本発明の実施の形態１におけるＣＰＵ、制御部、各処理部の動作タイミングを示す図である。 本発明の実施の形態１における連続動作時のＣＰＵ、制御部／処理部の動作タイミングを示す図である。 本発明の実施の形態２における画像処理装置の構成を示すブロック図である。 本発明の実施の形態２におけるメモリマップを示す図である。 本発明の実施の形態３における画像処理装置の構成を示すブロック図である。 本発明の実施の形態３における識別子判断テーブルを示す図である。 本発明の実施の形態３におけるメモリマップを示す図である。 本発明の実施の形態４における画像処理装置の構成を示すブロック図である。 本発明の実施の形態４における１つの複数回起動用シーケンスを示す図である。 本発明の実施の形態４における１つの複数回起動用メモリマップを示す図である。 本発明の実施の形態４におけるＣＰＵ、制御部、各処理部の動作タイミングを示す図である。 本発明の実施の形態５における画像処理装置の構成を示すブロック図である。 本発明の実施の形態５における完了依存テーブルを示す図である。 本発明の実施の形態５における完了フラグテーブルを示す図である。 本発明の実施の形態５におけるシーケンス管理部の動作を示すフローチャートを示す図である。 本発明の実施の形態５における処理部Ａが処理部Ｂより先に完了した場合のＣＰＵ、制御部、各処理部の動作タイミングを示す図である。 本発明の実施の形態５における処理部Ｂが処理部Ａより先に完了した場合のＣＰＵ、制御部、各処理部の動作タイミングを示す図である。 本発明の実施の形態６における画像処理装置の構成を示すブロック図である。 本発明の実施の形態６における完了依存テーブルを示す図である。 本発明の実施の形態６における優先度テーブルを示す図である。 本発明の実施の形態６におけるＣＰＵ、制御部、各処理部の動作タイミングを示す図である。 本発明の実施の形態７における画像処理装置の構成を示すブロック図である。 本発明の実施の形態７における状態依存テーブルを示す図である。 本発明の実施の形態７における状態フラグテーブルを示す図である。 本発明の実施の形態８における画像処理装置の構成を示すブロック図である。 本発明の実施の形態８における完了依存テーブルを示す図である。 本発明の実施の形態８における処理時間テーブルを示す図である。 本発明の実施の形態８におけるシーケンス作成部の動作を示すフローチャートを示す図である。 本発明の実施の形態８における作成シーケンスを示す図である。

符号の説明

１０１ ＣＰＵ
１０２ パラメータメモリ部
１０３ 制御部
１０４ 処理部Ａ
１０５ 処理部Ｂ
１０６ 処理部Ｃ
１０７ 処理部Ｄ
１０８ 画像メモリ
１０９ 起動通知部
１１０ シーケンス管理部
１１１ パラメータ設定部
１１２ シーケンス
１１３ パラメータ読出部
１１４ パラメータ変更部
１１５ メモリマップ
１１６ データ書込セレクタ
１１７ データ読出セレクタ
１１８ パラメータメモリα
１１９ パラメータメモリβ
１２０ パラメータメモリγ
１５０ 制御部起動信号
１５１ 制御部完了信号
１５２ 起動要求制御信号
１５３ シーケンス起動信号
１５４ パラメータ設定要求信号
１５５ パラメータ設定完了信号
１５６ 処理部起動信号
１５７ 処理部完了信号
１７０ パラメータ転送用データ線
１７１ シーケンス識別子・メモリマップ識別子転送用データ線
１７２ 変更前パラメータ転送用データ線
１７３ 変更後パラメータ転送用データ線
１７４ 処理部識別子転送用データ線
１７５ 入力画像転送用データ線
１７６ 出力画像転送用データ線
２７０ パラメータ・シーケンス識別子・メモリマップ識別子転送用データ線
２７１ 変更前パラメータ・シーケンス識別子・メモリマップ識別子転送用データ線
３０１ 識別子判断部
３０２ 識別子判断テーブル
３７０ パラメータ・処理識別子転送用データ線
３７１ 変更前パラメータ・処理識別子転送用データ線
４０１ 複数回起動用シーケンス
４０２ 複数回起動用メモリマップ
４７０ パラメータ設定処理部識別子・起動番号転送用データ線
５０１ 完了依存テーブル
６０１ 優先度テーブル
７０１ 状態依存テーブル
７０２ 共用演算器
８０１ シーケンス作成部
８０２ 処理時間テーブル

Claims (12)

1. 画像処理を分担する複数の処理手段と、
   各処理手段の動作を指定するパラメータを保持するメモリ手段と、
   前記複数の処理手段を制御する制御手段とを備え、
   前記制御手段は、
   各処理手段の起動および終了のシーケンスを示すシーケンステーブルを保持し、シーケンステーブルに従って各処理手段の起動し、その終了を確認するシーケンス管理手段と、
   各処理手段に対するパラメータのアドレスを示したメモリマップを保持し、シーケンス管理手段による各処理手段の起動に先立って、メモリマップに従って当該処理手段に対するパラメータを前記メモリ手段から読み出し、読み出し結果に従って処理手段にパラメータを設定するパラメータ設定手段と
   を備えることを特徴とする画像処理装置。
2. 前記パラメータ設定手段は、さらに、前記メモリ手段から読み出されたパラメータを、処理手段のインターフェースに適合するようパラメータを変更した後、変更パラメータを処理手段に設定する
   ことを特徴とする請求項１記載の画像処理装置。
3. 前記シーケンス管理手段は、複数種類の前記シーケンステーブルを保持し、外部から入力されるシーケンス識別子に従ってシーケンスを選択し、選択したシーケンスに従って各処理手段を起動し、その終了を確認する
   ことを特徴とする請求項２に記載の画像処理装置。
4. 前記メモリ手段は、
   シーケンスに対応するパラメータをそれぞれ保持する複数のメモリ領域と、
   書き込み対象のメモリ領域と、読み出し対象のメモリ領域とをそれぞれ所定の順に選択する選択手段と
   を備えることを特徴とする請求項２に記載の画像処理装置。
5. 前記制御手段は、さらに、
   外部からのシーケンスの実行開始を指示する起動信号をキューイングし、キューイングされた起動信号を１つずつシーケンス管理手段へ通知する起動通知手段
   を備えることを特徴とする請求項２に記載の画像処理装置。
6. 前記パラメータ設定手段は、複数の前記メモリマップを保持し、外部から入力されるメモリマップ識別子に従ってメモリマップを選択する
   ことを特徴とする請求項２に記載の画像処理装置。
7. 前記メモリ手段は、パラメータに対応するシーケンスの識別子を保持し、
   前記シーケンス管理手段は、メモリ手段からシーケンスの識別子を読み出し、その識別子によりシーケンスを選択し、選択したシーケンスに従って各処理手段を起動し、その終了を確認する
   ことを特徴とする請求項３に記載の画像処理装置。
8. 前記メモリ手段は、パラメータに対応するメモリマップの識別子を保持し、
   前記シーケンス管理手段は、メモリ手段からメモリマップの識別子を読み出し、その識別子によりメモリマップを選択する
   ことを特徴とする請求項６に記載の画像処理装置。
9. 前記制御部は、さらに、
   処理識別子とシーケンスの識別子とメモリマップの識別子とを対応関係を示すテーブルを保持し、外部からの処理識別子に対応するシーケンスの識別子とメモリマップ識別子とを判断する識別子判断手段を備え、
   前記シーケンス管理手段は、識別子判断手段で判断されたシーケンスの識別子に対応するシーケンステーブルを選択し、
   前記パラメータ設定手段は、識別子判断手段で判断されたメモリマップの識別子に対応するメモリマップを選択する
   ことを特徴とする請求項３または６に記載の画像処理装置。
10. 前記シーケンステーブルおよびメモリマップは、１シーケンスに同一処理手段の複数回起動が含まれる場合、当該処理手段に異なるパラメータを読み出すための情報を含む
    ことを特徴とする請求項２に記載の画像処理装置。
11. 前記シーケンステーブルは、複数の処理手段について、パラメータ設定、パラメータ設定完了の確認、起動、処理終了の確認、の順序を示す
    ことを特徴とする請求項２に記載の画像処理装置。
12. 処理手段の起動条件を示した情報からシーケンスを作成するシーケンス作成手段を備える
    ことを特徴とする請求項２に記載の画像処理装置。

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