JP6357804B2 - 画像処理装置、集積回路、及び画像形成装置 - Google Patents

Description

本願は、画像処理装置、集積回路、及び画像形成装置に関する。

複写装置、プリンタ装置、ファクシミリ装置、複合機等の画像形成装置において、例えば１回の通紙で、両面原稿の表裏を同時に読み取る機構（１パス両面同時読取機構）を有するスキャナ等の原稿読み取り部が知られている。この原稿読み取り部では、２面分の読み取りを１面分の読み取り時間で行うため、読み取り時間が短縮化される。

しかしながら、２面分の画像データを出力装置に転送するため、画像処理手段を二重化するとコストが上昇してしまう。そこで、画像データをローカルメモリに一旦蓄積し、１面ずつ画像処理を行い、出力装置に転送することでコストを下げる方法が提案されている。

なお、上述した原稿読み取り部のセンサは、表面用と裏面用とで物理的に異なるため、入力時の色味等が表裏とも異なる。そのため、原稿の表と裏とで画像処理パラメータを書き換えて、表裏の画質を調整して合わせる方法が知られている（例えば、特許文献１参照）。

上述した特許文献１の方法は、画像処理パラメータを書き込む画像処理モジュールの先頭アドレスと転送量とが設定され、画像処理モジュールごとに先頭アドレスからアドレスが順次インクリメントされることで、画像処理パラメータが書き込まれる。したがって、特許文献１の方法では、例えば原稿の表面と裏面とで異なる画像処理パラメータのみ書き換えを実施したい場合等であっても、任意のパラメータレジスタに対するパラメータの書き込みを行うことができなかった。

１つの側面では、本発明は、パラメータの書き換えを高速に行うことを目的とする。

一態様の画像処理装置において、画像処理パラメータに応じた画像処理を実行する画像処理手段と、前記画像処理手段により用いられる前記画像処理パラメータと、前記画像処理パラメータを前記画像処理手段に格納するためのアドレス情報とを、前記画像処理手段が実行する画像処理ごとに対応付けて、第１の記憶手段に記憶させる第１の制御手段と、前記第１の記憶手段から読み出した画像処理パラメータを、前記画像処理パラメータと対応付けられた前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むメモリアクセス手段とを有し、前記メモリアクセス手段は、前記画像処理の対象である原稿の表面と裏面とで異なる前記画像処理パラメータに対して、前記画像処理手段に対する前記画像処理パラメータの書き換えを行う。

パラメータの書き換えを高速に行うことが可能となる。

第１実施形態に係る画像形成装置の概略構成の一例を示す図である。 第１実施形態に係る制御シーケンスの一例を示す図である 画像処理パラメータを書き込むまでの動作を説明する図である。 画像処理パラメータの書き込みの一例を示す図である。 画像処理パラメータの他の書き込み例を示す図である。 第２実施形態に係る画像形成装置の概略構成の一例を示す図である。 ＳＲＡＭに画像処理パラメータを格納するまでの動作を説明する図である。

以下、開示の技術に係る実施の形態について詳細に説明する。

＜第１実施形態＞
＜画像形成装置：概略構成＞
図１は、第１実施形態に係る画像形成装置の概略構成の一例を示す図である。図１の例では、画像形成装置の主要な構成を中心に説明する。図１に示す画像形成装置１０は、例えばプリンタ、スキャナ、コピー機、ＦＡＸ等の機能を有するＭＦＰ（Ｍｕｌｔｉｆｕｎｃｔｉｏｎ Ｐｅｒｉｐｈｅｒａｌ）等の複合機である。画像形成装置１０は、例えばエンジン部２０と、コントローラ部３０とを有する。

図１に示すエンジン部２０は、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｔ）等の特定用途向けの集積回路を用いて画像処理を行う画像処理装置の一例として構成される。

エンジン処理部２２は、例えば、スキャナ２１と、エンジン処理部２２と、第１の記憶手段の一例としてのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２３と、第１の制御手段の一例としてのエンジンＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２４と、プロッタ２５とを有する。

エンジン部２０は、１回の通紙で両面原稿の表裏を同時に読み取る１パス両面同時読取機構を有している。スキャナ２１は、入力原稿を読み取る装置であり、表面原稿を読み取るスキャナ２１Ａと、裏面原稿を読み取るスキャナ２１Ｂとを有している。

エンジン処理部２２は、上述したＡＳＩＣ等の特定用途向けの集積回路として構成することが可能である。エンジン処理部２２は、スキャナ特性補正部４０と、両面原稿制御部４１と、アービタ兼ＤＲＡＭ制御部４２と、画像処理手段の一例としての画像処理モジュール４３と、ＰＣＩＥ（ＰＣＩｅ Ｅｎｄｐｏｉｎｔ） Ｉ／Ｆ４４と、メモリアクセス手段の一例としてのパラメータＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）４５と、ＣＰＵ Ｉ／Ｆ４６と、プロッタ出力処理部４７とを有するように構成される。

スキャナ特性補正部４０は、スキャナ２１で使用するＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）等の特性の差異により生じるデータの特性を補正する。例えば、スキャナ特性補正部４０は、スキャナ２１Ａから得られるデータ（表面原稿データ）に対して補正を行うスキャナ特性補正部４０Ａと、スキャナ２１Ｂから得られるデータ（裏面原稿データ）に対して補正を行うスキャナ特性補正部４０Ｂとを有する。

スキャナ特性補正部４０Ａ及びスキャナ特性補正部４０Ｂは、例えばシェーディング補正、γ変換、フィルタ処理、色変換等の処理を行う。なお、この色変換は、例えばＲＧＢからＣＭＹＫへの変換ではなく、スキャナ特性が補正されていないＲＧＢから一般的なＲＧＢへの変換等であるが、これには限定されない。

両面原稿制御部４１は、スキャナ特性補正部４０Ａ及びスキャナ特性補正部４０Ｂでデータ特性の補正が行われた２面分の画像データを、一旦、アービタ兼ＤＲＡＭ制御部４２を介してＤＲＡＭ２３に蓄積する。両面原稿制御部４１は、ＤＲＡＭ２３に蓄積した２面分の画像データを１面ずつ順次読み出し、画像処理モジュール４３に出力する。

アービタ兼ＤＲＡＭ制御部４２は、例えば両面原稿制御部４１や、パラメータＤＭＡＣ４５、エンジンＣＰＵ２４が、ＤＲＡＭ２３にアクセスする際に、どこからアクセスさせるか等を調整し、ＤＲＡＭ２３へのアクセスを制御する。

画像処理モジュール４３は、入力される入力画像データに対して、各種画像処理を施す１又は複数の画像処理モジュールの集まりである。画像処理モジュール４３は、例えばスキャナ特性に応じたγ補正を画像データに施すγ補正部４３Ａ、エッジ強調や平滑化等の周波数特性を変更するフィルタ部４３Ｂ、スキャナの色空間から予め設定された色空間に変換する色補正部４３Ｃ等を有している。なお、画像処理モジュールの種類は、これに限定されるものではない。

画像処理モジュール４３により画像処理を施した画像データは、ＰＣＩＥ Ｉ／Ｆ４４を介してコントローラ部３０に出力される。

エンジンＣＰＵ２４は、エンジン処理部２２で処理を実行する画像データの流れを制御する。また、エンジンＣＰＵ２４は、画像処理モジュール４３で画像処理を施すために用いる画像処理パラメータを保持する。例えば、エンジンＣＰＵ２４は、コントローラ部３０から、ユーザ等により入力された読み取り原稿に対する色の濃さ、γ補正の有無、フィルタ補正等の設定情報を取得し、取得した情報に基づき生成される画像処理パラメータを保持する。

エンジンＣＰＵ２４は、例えば書き換えを実施したい画像処理パラメータと、画像処理パラメータを書き込む画像処理モジュール４３のパラメータレジスタ等のアドレス情報とを対応付け、ＣＰＵ Ｉ／Ｆ４６を介してＤＲＡＭ２３に格納する。なお、上述した対応付けは、例えば画像処理モジュール４３の種類ごとに行うのが好ましいが、これに限定されるものではない。

また、エンジンＣＰＵ２４は、ＤＲＡＭ２３に格納した画像処理パラメータ等を読み出すためのディスクリプタ情報（識別子）をＤＲＡＭ２３に格納すると、ディスクリプタ情報を格納したＤＲＡＭ２３の領域のアドレス情報をパラメータＤＭＡＣ４５に書き込む。なお、エンジンＣＰＵ２４により、ＤＲＡＭ２３に格納されるディスクリプタ情報や、画像処理パラメータと対応するアドレス情報の一例については後述する。

パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から取得したディスクリプタ情報に基づき、ＤＲＡＭ２３に格納されている画像処理パラメータを読み出し、ＣＰＵ Ｉ／Ｆ４６を介して画像処理モジュール４３のパラメータレジスタ等に、画像処理パラメータを書き込む。このとき、パラメータＤＭＡＣ４５は、画像処理パラメータに対して付加されたアドレス情報を参照して、画像処理モジュール４３のパラメータレジスタ等に画像処理パラメータを書き込む。

上述したように、ＤＲＡＭ２３には、書き換えを実施したい画像処理パラメータとそのアドレス情報が格納されている。したがって、パラメータＤＭＡＣ４５は、画像処理パラメータのアドレス情報を参照することで、画像処理モジュール４３のパラメータレジスタに対して、書き換えを実施したい画像処理パラメータのみ書き込むことが可能となる。これにより、パラメータの書き換えを高速に行うことが可能となり、パラメータ設定時間の短縮による生産性の向上が可能となる。

また、パラメータＤＭＡＣ４５により、エンジンＣＰＵ２４等を介在させずに画像処理パラメータの設定が可能となるため、エンジンＣＰＵ２４等により実行されるパラメータレジスタへの書き込みに比べてより高速な画像処理パラメータのセットが可能となる。また、パラメータＤＭＡＣ４５が画像処理パラメータの設定を行うことで、エンジンＣＰＵ２４の負荷を軽減し、軽減した分のエンジンＣＰＵ２４の性能を他の処理に充てられるため、画像形成装置１０全体の生産性の向上を図ることも可能となる。

プロッタ出力処理部４７は、ＰＣＩＥ Ｉ／Ｆ４４を介して得られるＣＭＹＫのそれぞれの画像データを、所定のタイミングでプロッタ２５に出力する。なお、プロッタ出力処理部４７には、例えばＤＭＡＣを内蔵することも可能である。

上述した例では、エンジンＣＰＵ２４は、エンジン処理部２２の外部に設けられたＤＲＡＭ２３に画像処理パラメータを格納したがこれには限定されない。エンジンＣＰＵ２４は、例えばエンジン処理部２２の内部に設けられたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等に格納することも可能である。

図１に示すコントローラ部３０は、コントローラ処理部５０と、ＤＲＡＭ５１と、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）５２と、コントローラＣＰＵ５３とを有するように構成される。コントローラ処理部５０は、ＰＣＩＥ Ｉ／Ｆ６０と、ＤＲＡＭ制御部６１と、蓄積制御部６２と、画像処理部６３と、ＣＰＵ Ｉ／Ｆ６４とを有するように構成される。

ＰＣＩＥ Ｉ／Ｆ６０は、エンジン処理部２２のＰＣＩＥ Ｉ／Ｆ４４を介して画像データを取得する。ＤＲＡＭ制御部６１は、例えばエンジン処理部２２等から取得した画像データを格納する。

蓄積制御部６２は、ＨＤＤ５２への蓄積や読み出しを制御する。画像処理部６３は、画像データの出力形態に対応する各種画像処理（変倍処理や階調処理等）を行う。ＣＰＵ Ｉ／Ｆ６４は、画像転送全体の制御を行うコントローラＣＰＵ５３とのインタフェースである。なお、上述した各制御部に、例えばＤＭＡＣを内蔵することも可能である。

コントローラ部３０から出力された画像は、コピー用途の場合には、コントローラＣＰＵ５３を介してプロッタエンジンの構成に応じたプロッタ出力処理部４７経由にて、プロッタ２５に出力される。また、コントローラ部３０から出力された画像が、スキャナ用の場合には、コントローラＣＰＵ５３から直接ネットワークに出力することが可能である。

＜制御シーケンス＞
図２は、第１実施形態に係る制御シーケンスの一例を示す図である。図２の例では、例えばエンジン処理部２２の制御シーケンスとして、エンジンＣＰＵ２４と、画像処理モジュール４３と、パラメータＤＭＡＣ４５と、ＤＲＡＭ２３との間における信号又は指令の出力順を示している。

図２に示すように、エンジンＣＰＵ２４は、画像処理モジュール４３に対し、原稿表面用の画像処理パラメータを書き込む（Ｓ１０）。画像処理モジュール４３は、原稿表面用の画像処理パラメータの設定が完了し、原稿表面の画像データが入力されると、原稿表面の画像データに対して画像処理パラメータに応じた各種画像処理を実行する（Ｓ１１）。

エンジンＣＰＵ２４は、画像処理モジュール４３が原稿表面に対する画像処理を実行している間に、ＤＲＡＭ２３に原稿裏面用のパラメータを書き込み（Ｓ１２）、原稿裏面用のディスクリプタを書き込む（Ｓ１３）。画像処理モジュール４３は、原稿表面の画像データに対する画像処理が完了すると、エンジンＣＰＵ２４に対して原稿表面転送完了通知を発行する（Ｓ１４）。

エンジンＣＰＵ２４は、原稿裏面の画像処理を実行するため、画像処理モジュール４３の各種パラメータレジスタを、原稿表面用の画像処理パラメータから原稿裏面用の画像処理パラメータへ書き換える制御を行う。

具体的には、エンジンＣＰＵ２４は、画像処理モジュール４３から原稿表面転送完了通知を受信すると、パラメータＤＭＡＣ４５を起動する（Ｓ１５）。パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から原稿裏面用のディスクリプタを読み出し（Ｓ１６）、原稿裏面用のディスクリプタの指示にしたがって、ＤＲＡＭ２３から原稿裏面用の画像処理パラメータを読み出す（Ｓ１７）。

パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から読み出した原稿裏面用の画像処理パラメータを画像処理モジュール４３のパラメータレジスタへ書き込む（Ｓ１８）。パラメータＤＭＡＣ４５は、原稿裏面用のディスクリプタで指示されたパラメータの書き込みが完了すると、エンジンＣＰＵ２４に対して原稿裏面用の画像処理パラメータ書込完了通知を発行する（Ｓ１９）。

エンジンＣＰＵ２４が、原稿裏面用の画像処理パラメータ書込完了通知を受信すると、画像処理モジュール４３に、原稿裏面の画像データ（原稿裏面転送）が入力される。画像処理モジュール４３は、原稿裏面の画像データに対して画像処理パラメータに応じた各種画像処理を実行する（Ｓ２０）。

エンジンＣＰＵ２４は、画像処理モジュール４３が、原稿裏面の画像データに対する画像処理を実行している間に、ＤＲＡＭ２３に原稿表面用の画像処理パラメータを書き込み（Ｓ２１）、原稿表面用のディスクリプタを書き込む（Ｓ２２）。画像処理モジュール４３は、原稿裏面の画像データに対する画像処理が完了するとエンジンＣＰＵ２４に対して原稿裏面転送完了通知を発行する（Ｓ２３）。

エンジンＣＰＵ２４は、原稿表面の画像処理を実施するため、画像処理モジュール４３の各種パラメータレジスタを原稿裏面用の画像処理パラメータから原稿表面用の画像処理パラメータへ書換える制御を行う。

具体的には、エンジンＣＰＵ２４は、画像処理モジュール４３から原稿裏面転送完了通知を受信すると、パラメータＤＭＡＣ４５を起動する（Ｓ２４）。パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から原稿表面用のディスクリプタを読み出し（Ｓ２５）、原稿表面用のディスクリプタの指示にしたがってＤＲＡＭ２３から原稿表面用の画像処理パラメータを読み出す（Ｓ２６）。

パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から読み出した原稿表面用の画像処理パラメータを画像処理モジュール４３のパラメータレジスタへ書き込む（Ｓ２７）。パラメータＤＭＡＣ４５は、原稿表面用のディスクリプタで指示されたパラメータの書き込みが完了すると、エンジンＣＰＵ２４に対して原稿表面用の画像処理パラメータ書込完了通知を発行する（Ｓ２８）。以上が原稿１枚分（表面と裏面の計２面分）の制御シーケンスとなる。原稿２枚目以降は、Ｓ１１の処理から繰り返す。

＜画像処理パラメータを書き込むまでの動作＞
図３は、画像処理パラメータを書き込むまでの動作を説明する図である。図３の例は、図２のＳ１５〜Ｓ１８等の処理を示し、エンジンＣＰＵ２４がパラメータＤＭＡＣ４５を起動して、パラメータＤＭＡＣ４５が各画像処理モジュール４３のパラメータレジスタに、画像処理パラメータを書き込むまでの動作を説明する。

図３に示すパラメータＤＭＡＣ４５は、アドレス制御部７０とデータ制御部７１とを有するように構成される。データ制御部７１は、内部バッファ７２とアドレス生成部７３とを有する。

図３に示すように、エンジンＣＰＵ２４は、パラメータＤＭＡＣ４５のアドレス制御部７０が有するＤＰ（Ｄｅｓｃｒｉｐｔｏｒ Ｐｏｉｎｔｅｒ）レジスタに、ディスクリプタが格納されているＤＲＡＭ２３のアドレスを設定する（図３に示す（１））。エンジンＣＰＵ２４は、画像処理モジュール４３に画像データが出力されていないことを確認し、パラメータＤＭＡＣ４５のアドレス制御部７０が有する起動レジスタとしてのＥＸＥＣレジスタに、例えば「１」をセットする。これにより、パラメータＤＭＡＣ４５を起動する（図３に示す（２））。

パラメータＤＭＡＣ４５のアドレス制御部７０は、ＤＰレジスタで指定されたＤＲＡＭ２３の領域に格納されたディスクリプタ情報を読み出すための読み出しコマンドを、ＤＲＡＭ２３に発行する（図３に示す（３））。パラメータＤＭＡＣ４５のデータ制御部７１は、ＤＲＡＭ２３から読み出しコマンドに対応したディスクリプタ情報を受け取る（図３に示す（４））。パラメータＤＭＡＣ４５とＤＲＡＭ２３との間にはアービタ兼ＤＲＡＭ制御部４２が存在しているものとする。

なお、エンジンＣＰＵ２４は、予めＤＲＡＭ２３に画像処理パラメータを格納し、格納した画像処理パラメータに対応するディスクリプタ情報を、ＤＲＡＭ２３の所定の領域に格納しておく。エンジンＣＰＵ２４は、そのディスクリプタ情報が格納されている領域のＤＲＡＭ２３のアドレスを、パラメータＤＭＡＣ４５のアドレス制御部７０が有するＤＰレジスタに設定しておくものとする。

図３のＤＲＡＭ２３に示すように、ディスクリプタ情報には、例えばＮＤＰ（Ｎｅｘｔ Ｄｅｓｃｒｉｐｔｏｒ Ｐｏｉｎｔｅｒ）、ＳＡ（Ｓｔａｒｔ Ａｄｄｒｅｓｓ）、ＳＩＺＥ等の項目が登録されている。

ＮＤＰには、次のディスクリプタ情報が格納されているＤＲＡＭ２３のアドレスが設定される。エンジンＣＰＵ２４は、ＤＲＡＭ２３上の連続しない領域に画像処理パラメータを格納するような場合には、それぞれの領域のディスクリプタ情報を作成し、次のディスクリプタ情報が格納されている領域のＤＲＡＭ２３のアドレスをＮＤＰに書き込む。このように、ＮＤＰに次のディスクリプタ情報のアドレスを書き込むことで、連続しない領域に格納した画像処理パラメータを用いて、連続して画像処理を行うことが可能となる。

ＳＡには、例えばＤＲＡＭ２３からデータを読み出す先頭アドレス（転送開始アドレス）が設定される。ＳＩＺＥには転送データ量（例えば単位：バイト）が設定される。

パラメータＤＭＡＣ４５のデータ制御部７１は、ＤＲＡＭ２３から取得したディスクリプタ情報をアドレス制御部７０に受け渡すと、アドレス制御部７０は、ディスクリプタ情報を内部レジスタに格納する（図３に示す（５））。アドレス制御部７０は、ＳＡレジスタで指定されたＤＲＡＭ２３の空間領域から、ＳＩＺＥレジスタで指定されたサイズ分の画像処理パラメータとそのパラメータを書き込むアドレス情報とを読み出すための読み出しコマンドを発行する（図３に示す（６））。

データ制御部７１は、ＤＲＡＭ２３から読み出しコマンドに対応した画像処理パラメータとそのアドレス情報を受け取る（図３に示す（７））。図３に示すように、予めエンジンＣＰＵ２４によりＤＲＡＭ２３に格納された画像処理パラメータは、「パラメータ０」、「パラメータ１」、「パラメータ３」、「パラメータ５」、「パラメータ７」等となっている。また、それぞれの画像処理パラメータには、その対応するアドレス情報としてのレジスタアドレスが付加されている。

上述したように、エンジンＣＰＵ２４が、書き換えを実施したい画像処理パラメータと、その画像処理パラメータを書き込む画像処理モジュール４３のパラメータレジスタのレジスタアドレスとを対応付けてＤＲＡＭ２３に格納しておく。これにより、画像処理モジュール４３では、書き換えを実施したい画像処理パラメータのみの書き換えが可能となる。

ここで、データ制御部７１は、ＤＲＡＭ２３からバースト転送により、例えば１つの書き込みコマンドで複数の画像処理パラメータを取得する。これに対し、データ制御部７１は、単一転送として、例えば１つの書き込みコマンドで１つの画像処理パラメータを、画像処理モジュール４３に転送する。

上述した転送速度の差を吸収するため、データ制御部７１には、内部バッファ７２を設ける。データ制御部７１は、ＤＲＡＭ２３から取得した画像処理パラメータとその対応するアドレス情報を内部バッファ７２に一時的に格納し（図３に示す（８））、内部バッファ７２に納まらない状態となると、アドレス生成部７３に出力する。

アドレス生成部７３は、例えばエンジンＣＰＵ２４により設定可能なベースアドレステーブル７４を有する。アドレス生成部７３は、ベースアドレステーブル７４を参照して、内部バッファ７２から取得したアドレス情報に、起動されたディスクリプタに応じたベースアドレス（ベース情報）を加算する（図３に示す（９））。アドレス生成部７３は、ベースアドレスを加算したアドレス情報に対する書き込み要求を、画像処理モジュール４３に発行する（図３に示す（１０））。

図３の例では、パラメータＤＭＡＣ４５から発行された書き込み要求は、ＣＰＵ Ｉ／Ｆ４６を介して、画像処理モジュール４３Ａ（図１に示すγ補正部）及び画像処理モジュール４３Ｂ（図１に示すフィルタ部）に出力される。画像処理モジュール４３Ａ及び画像処理モジュール４３Ｂのパラメータレジスタには、それぞれ対応する画像処理パラメータが書き込まれる（図３に示す（１１））。

ＳＩＺＥレジスタで指定されたサイズ分の画像処理パラメータの転送が完了すると、パラメータＤＭＡＣ４５のアドレス制御部７０は、ＮＤＰレジスタで指定されたＤＲＡＭ２３の領域に格納された次のディスクリプタ情報の読み出しコマンドを発行する。これにより、上述した図３に示す（３）〜（１１）の処理が実行される。

なお、パラメータＤＭＡＣ４５は、ＮＤＰレジスタで指定された設定値が、例えば「０」等の場合には、画像処理モジュール４３への画像処理パラメータの書き込みが完了すると、エンジンＣＰＵ２４に転送完了通知を発行する（図３に示す（１２））。

＜画像処理パラメータの書き込み例＞
図４は、画像処理パラメータの書き込みの一例を示す図である。図４の例では、ＤＲＡＭ２３に格納された画像処理パラメータと、画像処理モジュール４３に書き込まれた画像処理パラメータとの関係について説明する。

図４に示すように、エンジンＣＰＵ２４は、画像処理モジュール４３に設定する画像処理パラメータと、その画像処理パラメータを書き込む先の画像処理モジュール４３のアドレス情報とをＤＲＡＭ２３に書き込む（図４に示す（１））。

具体的には、エンジンＣＰＵ２４は、画像処理モジュール４３に書き込みたい画像処理パラメータと、画像処理モジュール４３に書き込む先のパラメータレジスタのアドレスとを、例えば「０×１０００番地」に書き込む（例えば４バイト×パラメータの個数＝８）。

図４に示すように、書き込みたい画像処理パラメータである「ｐｒａｍ（パラメータ）１」、「ｐｒａｍ２」、「ｐｒａｍ６」等を書き込む先は、例えばアドレス「０×５０００」、「０×５００２」、「０×５００Ａ」等のように、連続したアドレスとなっていない。

エンジンＣＰＵ２４は、上述のように書き込んだＤＲＡＭ２３の領域のＳＡ（０×１０００番地）と、ＳＩＺＥ（４バイト×８＝０×００２０）とを示すディスクリプタ情報を、例えばＤＲＡＭ２３の「０×０１００番地」に書き込む（図４に示す（２））。

エンジンＣＰＵ２４は、ディスクリプタ情報が格納されたアドレス（０×０１００番地）を、パラメータＤＭＡＣ４５のＤＰレジスタに書き込む（図４に示す（３））。次に、エンジンＣＰＵ２４は、パラメータＤＭＡＣ４５のＥＸＥＣレジスタに、例えば「１」を書き込む（図４に示す（４））。

パラメータＤＭＡＣ４５は、起動すると、ＤＰレジスタに指定されたＤＲＡＭ２３のアドレス（０×０１００番地）から、例えば４バイトのデータ（ＳＡ＝０×１０００、ＳＩＺＥ＝０×００２０）を読み出す（図４に示す（５））。パラメータＤＭＡＣ４５は、ＳＡレジスタと、ＳＩＺＥレジスタとにそれぞれ読み出したデータを格納する（図４に示す（６））。

パラメータＤＭＡＣ４５は、ＳＡレジスタで指定されたＤＲＡＭ２３のアドレス（０×１０００番地）から、ＳＩＺＥレジスタに指定されたサイズ（０×００２０）分の画像処理パラメータと、対応するアドレス情報とを読み出す（図４に示す（７））。パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から読み出した画像処理パラメータと、対応するアドレス情報とを内部バッファ７２に格納する（図４に示す（８））。

パラメータＤＭＡＣ４５は、内部バッファ７２に納まらなくなると、内部バッファ７２に格納したアドレス情報を参照して、画像処理モジュール４３のパラメータレジスタに画像処理パラメータを書き込む（図４に示す（９））。

図４に示すように、画像処理モジュール４３のパラメータレジスタの各アドレスに書き込まれた画像処理パラメータは、例えば「ｐｒａｍ（パラメータ）１」、「ｐｒａｍ２」、「ｐｒａｍ６」等となっている。なお、画像処理モジュール４３のパラメータレジスタに書き込まれてない画像処理パラメータは、例えば「ｐｒａｍ３」、「ｐｒａｍ４」、「ｐｒａｍ５」等となっている。

上述したように、本実施形態では、画像処理パラメータに付加したアドレス情報を参照することで、書き込みたい画像処理パラメータを、画像処理モジュール４３の対応するパラメータレジスタに書き込むことが可能となる。

したがって、例えば原稿の表面と裏面との間で行う画像処理パラメータの書き換えを、表面と裏面とで異なる画像処理パラメータに対してのみ実施することが可能となり、書き換える画像処理パラメータの数を削減することが可能となる。

例えば、上述した画像処理モジュール４３のフィルタ部４３Ｂに用いられるフィルタ用の画像処理パラメータのうち、例えば平滑化のフィルタ係数だけ書き換え、エッジ強調等のパラメータは書き換えない等を行うことが可能となる。このように、書き換えたい画像処理パラメータのみ書き込むことが可能となるため、画像処理パラメータの書き換えを高速に行うことが可能となる。

＜画像処理パラメータの他の書き込み例＞
図５は、画像処理パラメータの他の書き込み例を示す図である。図５の例では、複数のディスクリプタ情報に基づく画像処理パラメータの書き込み例を説明する。

図５に示すように、エンジンＣＰＵ２４は、画像処理モジュール４３Ａ（例えばγ補正部４３Ａ）に書き込む画像処理パラメータと、その画像処理パラメータに対応する画像処理モジュール４３Ａのアドレス情報を、ＤＲＡＭ２３に書き込む（図５に示す（１））。同様に、エンジンＣＰＵ２４は、画像処理モジュール４３Ｂ（例えばフィルタ部４３Ｂ）に書き込む画像処理パラメータと、その画像処理パラメータに対応する画像処理モジュール４３Ｂのアドレス情報をＤＲＡＭ２３に書き込む（図５に示す（１））。

エンジンＣＰＵ２４は、上述のように書き込んだ画像処理モジュール４３Ａ用のディスクリプタ情報（ＳＡ（０×１０００番地）、ＳＩＺＥ）を、例えばＤＲＡＭ２３の「０×０１００番地」に書き込む（図５に示す（２））。同様に、エンジンＣＰＵ２４は、画像処理モジュール４３Ｂ用のディスクリプタ情報（ＳＡ（０×２０００番地）、ＳＩＺＥ）を、例えばＤＲＡＭ２３の「０×０２００番地」に書き込む（図５に示す（２））。

エンジンＣＰＵ２４は、パラメータＤＭＡＣ４５のＤＰ＿Ａレジスタに、画像処理モジュール４３Ａ用のディスクリプタ情報が格納されたアドレス（０×０１００番地）を書き込む（図５に示す（３））。同様に、エンジンＣＰＵ２４は、パラメータＤＭＡＣ４５のＤＰ＿Ｂレジスタに、画像処理モジュール４３Ｂ用のディスクリプタ情報が格納されたアドレス（０×０２００番地）を書き込む（図５に示す（３））。

エンジンＣＰＵ２４は、画像処理モジュール４３Ａのベースアドレス（０×１００００）、画像処理モジュール４３Ｂのベースアドレス（０×２００００）を、パラメータＤＭＡＣ４５のアドレス生成部７３のベースアドレステーブル７４に書き込む（図５に示す（４））。図５に示す（１）〜（４）に示す各処理が、パラメータＤＭＡＣ４５を起動する前に実行される。

エンジンＣＰＵ２４は、パラメータＤＭＡＣ４５のＥＸＥＣ＿Ａレジスタに、例えば「１」を書き込む（図５に示す（５））。パラメータＤＭＡＣ４５は、ＤＰ＿Ａレジスタに指定されたＤＲＡＭ２３のアドレス（０×０１００番地）から、例えば４バイトのデータ（ＳＡ＝０×１０００、ＳＩＺＥ＝０×０００Ｃ）を読み出す（図５に示す（６））。また、パラメータＤＭＡＣ４５は、ＳＡ＿レジスタと、ＳＩＺＥ＿Ａレジスタとにそれぞれ読み出したデータを格納する（図５に示す（７））。

パラメータＤＭＡＣ４５は、ＳＡ＿Ａレジスタで指定されたＤＲＡＭ２３のアドレス（０×１０００番地）から、ＳＩＺＥ＿Ａレジスタに指定されたサイズ（０×０００Ｃ）分の画像処理パラメータと、対応するアドレス情報を読み出す（図５に示す（８））。パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から読み出した画像処理パラメータと、対応するアドレス情報を内部バッファ７２に格納する（図５に示す（９））。

パラメータＤＭＡＣ４５は、内部バッファ７２が納まらなくなると、内部バッファ７２の情報を取得し、アドレス生成部７３に出力する（図５に示す（１０））。アドレス生成部７３は、ベースアドレステーブル７４を参照して、起動されたディスクリプタに応じたベースアドレス（例えば０×１００００）を、内部バッファ７２から取得したアドレス情報に加算する（０×１５０００、０×１５００２等）。

アドレス生成部７３は、加算後のアドレス情報に対する画像処理パラメータの書き込み要求を発行し、ＣＰＵ Ｉ／Ｆ４６を介して、画像処理モジュール４３Ａのパラメータレジスタに画処理パラメータを書き込む（図５に示す（１１））。パラメータＤＭＡＣ４５は、例えばＳＩＺＥ＿Ａレジスタで指定されたサイズ分の書き込み（転送）が完了すると、エンジンＣＰＵ２４に対して書込完了割込通知を発行する。

また、エンジンＣＰＵ２４は、パラメータＤＭＡＣ４５から発行された書込完了割込通知を取得すると、パラメータＤＭＡＣ４５のＥＸＥＣ＿Ｂレジスタに、例えば「１」を書き込む（図５に示す（１２））。パラメータＤＭＡＣ４５は、ＤＰ＿Ｂレジスタに指定されたＤＲＡＭアドレス（０×０２００番地）から、例えば４バイトのデータ（ＳＡ＝０×２０００、ＳＩＺＥ＝０×００１０）を読み出す（図５に示す（１３））。

パラメータＤＭＡＣ４５は、ＳＡ＿Ｂレジスタと、ＳＩＺＥ＿Ｂレジスタにそれぞれ読み出したデータを格納する（図５に示す（１４））。パラメータＤＭＡＣ４５は、ＳＡ＿Ｂレジスタで指定されたＤＲＡＭ２３のアドレス（０×２０００番地）から、ＳＩＺＥ＿Ｂレジスタに指定されたサイズ（０×００１０）分の画像処理パラメータと、対応するレジスタアドレスを読み出す（図５に示す（１５））。

パラメータＤＭＡＣ４５は、ＤＲＡＭ２３から読み出した画像処理パラメータと、対応するアドレス情報を内部バッファ７２に格納する（図５に示す（１６））。なお、内部バッファ７２は、上述のようにアドレス生成部７３により情報が取り出された後、内部バッファ７２のデータは不要となるため、次のデータが入力されると上書きされる。

パラメータＤＭＡＣ４５は、内部バッファ７２が納まらなくなると、内部バッファ７２の情報を取得し、アドレス生成部７３に出力する（図５に示す（１７））。アドレス生成部７３は、ベースアドレステーブル７４を参照して、起動されたディスクリプタに応じたベースアドレス（例えば０×２００００）を、内部バッファ７２から取得したアドレス情報に加算する（０×２５０００、０×２５００２等）。

アドレス生成部７３は、加算後のアドレス情報に対する画像処理パラメータの書き込み要求を発行し、ＣＰＵ Ｉ／Ｆ４６を介して、画像処理モジュール４３Ｂのパラメータレジスタに画像処理パラメータを書き込む（図５に示す（１８））。パラメータＤＭＡＣ４５は、ＳＩＺＥ＿Ｂレジスタで指定された分の書き込みが完了すると、エンジンＣＰＵ２４に対して書込完了通知を発行する。

上述したように、複数のディスクリプタ情報に基づき、画像処理パラメータを書き込むことが可能となる。また、パラメータＤＭＡＣ４５がベースアドレステーブル７４を用いることで、画像処理モジュールのパラメータレジスタのアドレスが１６ビットを超えるような場合でも、ＤＲＡＭ２３等に格納するアドレス情報のビット数を１６ビット等にすることが可能となる。

これにより、エンジンＣＰＵ２４がＤＲＡＭ２３等に格納する画像処理パラメータと、アドレス情報とを「１６ビット＋１６ビット＝３２ビット」等のフォーマットにすることが可能となり、エンジンＣＰＵ２４によるアドレス管理の複雑化を防ぐことが可能となる。

また、上述したように、パラメータＤＭＡＣ４５は、エンジンＣＰＵ２４により制御可能な起動レジスタを複数有し、起動レジスタと同じ個数のディスクリプタ情報を有し、それぞれのディスクリプタに対応する固有のベースアドレスを有している。

したがって、エンジンＣＰＵ２４による起動レジスタの設定の有無により、ＤＲＡＭ２３から画像処理パラメータをダウンロードする対象の画像処理モジュール４３を選択することが可能となり、画像処理パラメータの設定時間を最適化することも可能となる。

＜第２実施形態＞
次に、第２実施形態について説明する。第２実施形態では、第１実施形態におけるエンジンＣＰＵ２４（第１の制御手段）やパラメータＤＭＡＣ４５のレジスタアクセスを制御する第２の制御手段の一例として、例えばＣＰＵ Ｉ／Ｆを用いる。

ＣＰＵ Ｉ／Ｆは、例えばエンジンＣＰＵ２４からの要求に応じて、第２の記憶手段の一例としての例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に、上述した画像処理パラメータとアドレス情報とを対応付けて格納する。これにより、エンジンＣＰＵ２４による負荷を軽減することが可能となる。また、パラメータＤＭＡＣを用いて、第１実施形態と同様に、ＳＲＡＭに格納された画像処理パラメータを画像処理モジュール４３のパラメータレジスタに書き込みすることが可能となる。

また、ＣＰＵ Ｉ／Ｆに、パラメータＤＭＡＣの有無に応じて、ＳＲＡＭ等を使用するか設定するＳＲＡＭ ＭＯＤＥレジスタを設ける。これにより、例えばパラメータＤＭＡＣを用いない構成において、ＣＰＵ Ｉ／Ｆが、エンジンＣＰＵ２４からの要求に応じて、画像処理モジュール４３のパラメータレジスタに対して直接書き込みを行うことで対応することが可能となる。以下、具体的に説明する。

＜画像形成装置：概略構成＞
図６は、第２実施形態に係る画像形成装置の概略構成の一例を示す図である。図６に示す画像形成装置１０'は、エンジン部２０'と、コントローラ部３０とを有する。エンジン部２０'は、例えば、スキャナ２１と、エンジン処理部２２'と、ＤＲＡＭ２３と、エンジンＣＰＵ２４と、プロッタ２５とを有する。

エンジン処理部２２'は、スキャナ特性補正部４０と、両面原稿制御部４１と、画像処理モジュール４３と、ＰＣＩＥ Ｉ／Ｆ４４と、プロッタ出力処理部４７と、ＤＲＡＭ制御部８０と、第２の制御手段の一例としてのＣＰＵ Ｉ／Ｆ８１と、パラメータＤＭＡＣ８２と、アービタ８３と、第２の記憶手段の一例としてのＳＲＡＭ８４とを有する。

図６に示すエンジン部２０'は、図１に示すエンジン部２０と比較して、エンジン処理部２２'において、ＤＲＡＭ制御部８０と、ＣＰＵ Ｉ／Ｆ８１と、パラメータＤＭＡＣ８２と、アービタ８３と、ＳＲＡＭ８４とを有する点で異なる。図１に示すエンジン部２０と同一の構成については同一の符号を付して説明を省略し、ここでは異なる点を中心に説明する。

両面原稿制御部４１は、スキャナ特性補正部４０Ａ及びスキャン特性補正部４０Ｂにおいてデータ特性の補正が行われた２面分の画像データを、一旦、ＤＲＡＭ制御部８０を介してＤＲＡＭ２３に蓄積する。両面原稿制御部４１は、ＤＲＡＭ２３に蓄積した２面分の画像データをＤＲＡＭ制御部８０を介して１面ずつ読み出し、画像処理モジュール４３に出力する。ＤＲＡＭ制御部８０は、例えば両面原稿制御部４１によるＤＲＡＭ２３へのアクセスを制御する。

ＣＰＵ Ｉ／Ｆ８１は、エンジンＣＰＵ２４やパラメータＤＭＡＣ８２からの画像処理モジュール４３のパラメータレジスタに対するアクセスを制御する。ＣＰＵ Ｉ／Ｆ８１は、エンジンＣＰＵ２４から画像処理モジュール４３に書き込みたいパラメータレジスタに対するライトアクセス（要求）を受け付けると、例えばＳＲＡＭ８４に対するアクセスに切り替える。ここで、ＣＰＵ Ｉ／Ｆ８１は、エンジンＣＰＵ２４から取得した画像処理パラメータの情報（ライトデータ）と、画像処理モジュール４３のパラメータレジスタのアドレス情報とを結合すると、その結合データをＳＲＡＭ８４に格納する。したがって、エンジンＣＰＵ２４は、ＳＲＡＭ８４に対して画像処理パラメータとアドレス情報とを書き込む必要がないため、負荷を軽減することが可能となる。

なお、ＣＰＵ Ｉ／Ｆ８１は、エンジンＣＰＵ２４により設定可能なレジスタとして、例えばＳＲＡＭ＿ＭＯＤＥレジスタを有し、レジスタの設定値に応じて、パラメータＤＭＡＣ８２の有無に応じたＳＲＡＭ８４の使用を選択する。ＣＰＵ Ｉ／Ｆ８１は、パラメータＤＭＡＣ８２を用いてＳＲＡＭ８４を使用する場合には、ＳＲＡＭ８４の所定のアドレスに画像処理パラメータの情報とアドレス情報とを格納する。これに対し、ＣＰＵ Ｉ／Ｆ８１は、パラメータＤＭＡＣ８２を用いず、ＳＲＡＭ８４を使用しない場合には、画像処理モジュール４３のパラメータレジスタに対して直接書き込みを行う。

このように、ＣＰＵ Ｉ／Ｆ８１に、ＳＲＡＭ８４の使用を選択するレジスタを設けることにより、パラメータＤＭＡＣ８２を使用する場合と使用しない場合の両方の構成に対応が可能となり、エンジン処理部２２'の回路を共通化することが可能となる。また、エンジンＣＰＵ２４自身は、画像処理モジュール４３に対するアクセス制御が変わらないため、エンジンＣＰＵ２４の制御を複雑化することなく、画像処理モジュール４３に対する画像処理パラメータの書き込みを行うことが可能となる。

パラメータＤＭＡＣ８２は、ＳＲＡＭ８４に格納された画像処理パラメータをアービタ８３を介して読み出し、ＣＰＵ Ｉ／Ｆ８１を介して画像処理モジュール４３のパラメータレジスタ等に書き込む。このとき、パラメータＤＭＡＣ８２は、第１実施形態と同様に、画像処理パラメータに対して付加されたアドレス情報に基づき、画像処理モジュール４３のパラメータレジスタ等に画像処理パラメータを書き込む。

アービタ８３は、例えばＣＰＵ Ｉ／Ｆ８１やパラメータＤＭＡＣ８２が、ＳＲＡＭ８４にアクセスする際に、どこからアクセスさせるか等を調整し、ＳＲＡＭ８４へのアクセスを制御する。

ＳＲＡＭ８４には、ＣＰＵ Ｉ／Ｆ８１から、例えば書き換えを実施したい画像処理パラメータと、画像処理パラメータを書き込む画像処理モジュール４３のパラメータレジスタ等のアドレス情報とが対応付けて格納される。なお、第２実施形態では、ＳＲＡＭ８４を用いたが、ＣＰＵ Ｉ／Ｆ８１は、第１実施形態で用いたＤＲＡＭ２３に対して、画像処理パラメータとアドレス情報とを格納することも可能である。

＜ＳＲＡＭ８４に画像処理パラメータを格納する例＞
図７は、ＳＲＡＭに画像処理パラメータを格納するまでの動作を説明する図である。なお、図７の例は、上述した図２のＳ１２の処理を第２実施形態に適用した例を示し、エンジンＣＰＵ２４からの要求に応じて、ＣＰＵ Ｉ／Ｆ８１がＳＲＡＭ８４に画像処理パラメータとアドレス情報とを格納するまでの動作を示している。

図７に示すＣＰＵ Ｉ／Ｆ８１は、設定手段の一例としてのＳＲＡＭ＿ＭＯＤＥレジスタ９０と、ＳＲＡＭ＿ＡＤＤレジスタ９１と、アドレスデコーダ９２と、ＳＲＡＭ出力選択部９３と、モジュール出力選択部９４と、ＳＲＡＭ Ｉ／Ｆ９５とを有する。

ＳＲＡＭ ＭＯＤＥレジスタ９０は、パラメータＤＭＡＣ８２の有無に応じて、ＳＲＡＭ８４を使用するか設定するレジスタである。ＳＲＡＭ＿ＭＯＤＥレジスタ９０には、例えばパラメータＤＭＡＣ８２を用いてＳＲＡＭ８４を使用する場合には「１」が設定され、例えばパラメータＤＭＡＣ８２を用いずＳＲＡＭ８４を使用しない場合には「０」が設定される。

なお、ＳＲＡＭ＿ＭＯＤＥレジスタ９０は、予め設定されていても良く、エンジンＣＰＵ２４により設定することも可能である。ＣＰＵ Ｉ／Ｆ８１の動作は、ＳＲＡＭ＿ＭＯＤＥレジスタ９０の設定値により決定される。ＳＲＡＭ＿ＡＤＤレジスタ９１は、画像処理パラメータを格納するＳＲＡＭ８４のアドレスを設定するレジスタである。

アドレスデコーダ９２は、エンジンＣＰＵ２４から画像処理モジュール４３のパラメータレジスタに対するライトアクセス（例えば「ｃｐｕ＿ａｄｄ」）を受け付けると、アクセス対象の画像処理モジュール４３を特定する。また、アドレスデコーダ９２は、特定した画像処理モジュール４３に対するチップセレクト（例えば「ｃｓ＿ａ」、「ｃｓ＿ｂ」）とアドレス（例えば「ａｄｄ＿ａ」、「ａｄｄ＿ｂ」、「ＳＲＡＭＩＦ＿Ａ」）を生成する。

ＳＲＡＭ出力選択部９３は、パラメータＤＭＡＣ８２を使用する場合（例えば「ｓｒａｍ＿ｍｏｄｅ＝１」）に、ＳＲＡＭ Ｉ／Ｆ９５に対して、例えば「ＳＲＡＭＩＦ＿Ａ」と、「ＳＲＡＭＩＦ＿ＣＳ」を出力する。

モジュール出力選択部９４は、パラメータＤＭＡＣ８２を使用しない場合（ｓｒａｍ＿ｍｏｄｅ＝０）に、アドレスデコーダ９２で生成されたチップセレクト（ｃｓ＿ａ、ｃｓ＿ｂ）とアドレス（ａｄｄ＿ａ、ａｄｄ＿ｂ）を出力する。

ＳＲＡＭ Ｉ／Ｆ９５は、ＳＲＡＭ８４のアドレス（例えば「ＳＲＡＭ＿Ａ」）と、画像処理パラメータとしてのライトデータ（例えば「ＳＲＡＭ＿Ｄ」）と、チップセレクト（例えば「ＳＲＡＭ＿ＣＳ」）を、アービタ８３を介してＳＲＡＭ８４に出力する。

＜ＳＲＡＭ＿ＭＯＤＥレジスタに「０」が設定された場合の動作＞
ここで、ＳＲＡＭ＿ＭＯＤＥレジスタに「０」が設定された場合の動作について説明する。アドレスデコーダ９２は、エンジンＣＰＵ２４から画像処理モジュール４３のパラメータレジスタに対するライトアクセス（例えば「ｃｐｕ＿ａｄｄ」）を受け付けると、アクセス対象の画像処理モジュール４３を特定する。

モジュール出力選択部９４は、アドレスデコーダ９２により生成された画像処理モジュール４３を特定するチップセレクト（例えば「ｃｓ＿ａ」、「ｃｓ＿ｂ」）とアドレス（例えば「ａｄｄ＿ａ」、「ａｄｄ＿ｂ」、「ＳＲＡＭＩＦ＿Ａ」）を、「ｓｒａｍ＿ｍｏｄｅ＝０」のときに出力する。これにより、画像処理モジュール４３Ａ〜４３Ｂに対して、ライトアクセスが行われる。なお、モジュール出力選択部９４は、「ｓｒａｍ＿ｍｏｄｅ＝１」のときには、例えば出力が「０（ゼロ）」にマスクされ、出力が許可されない状態となる。

＜ＳＲＡＭ＿ＭＯＤＥレジスタに「１」が設定された場合の動作＞
次に、ＳＲＡＭ＿ＭＯＤＥレジスタに「１」が設定された場合の動作について説明する。アドレスデコーダ９２は、エンジンＣＰＵ２４から画像処理モジュール４３のパラメータレジスタに対するライトアクセス（例えば「ｃｐｕ＿ａｄｄ」）を受け付けると、アクセス対象の画像処理モジュール４３を特定する。また、アドレスデコーダ９２は、画像処理モジュール４３を特定するチップセレクト（例えば「ｃｓ＿ａ」、「ｃｓ＿ｂ」）とアドレス（例えば「ａｄｄ＿ａ」、「ａｄｄ＿ｂ」、「ＳＲＡＭＩＦ＿Ａ」）を生成する。このとき、アクセス対象のモジュールのアドレスを、「ＳＲＡＭＩＦ＿Ａ」として生成する。例えば、エンジンＣＰＵ２４がライトアクセスしたいモジュールが画像処理モジュール４３Ａの場合には、「ｃｓ＿ａ＝１、ｃｓ＿ｂ＝０」となり、「ＳＲＡＭＩＦ＿Ａ」には、ａｄｄ＿ａの値が代入される。

ＳＲＡＭ出力選択部９３は、「ｓｒａｍ＿ｍｏｄｅ＝１」のときに、ＳＲＡＭ Ｉ／Ｆ９５にアドレスデコーダ９２により生成された「ＳＲＡＭＩＦ＿Ａ」を出力する。また、「ｓｒａｍ＿ｍｏｄｅ＝１」のとき、ＳＲＡＭ８４に対するライトアクセスが許可され、ＳＲＡＭ出力選択部９３により生成された「ＳＲＡＭＩＦ＿ＣＳ＝１」が、ＳＲＡＭ Ｉ／Ｆ９５に入力される。

ＳＲＡＭ Ｉ／Ｆ９５は、「ＳＲＡＭＩＦ＿ＣＳ＝１」のときに、ＳＲＡＭ８４へのアクセスが許可される。ＳＲＡＭ Ｉ／Ｆ９５は、ＳＲＡＭ８４のアドレス（例えば「ＳＲＡＭ＿Ａ」）と、ライトデータ（例えば「ＳＲＡＭ＿Ｄ」）と、チップセレクト（例えば「ＳＲＡＭ＿ＣＳ」）を生成し、ＳＲＡＭ８４に出力する。

ＳＲＡＭ８４のアドレス（例えば「ＳＲＡＭ＿Ａ」）は、ＳＲＡＭ＿ＡＤＤレジスタ９１で設定された設定値が入力される。ライトデータ（例えば「ＳＲＡＭ＿Ｄ」）は、「ＳＲＡＭＩＦ＿Ａ」と、「ＳＲＡＭＩＦ＿Ｄ」とを結合したデータが入力される。なお、図７の例では、ＳＲＡＭ＿Ｄ［１５：０］にＳＲＡＭＩＦ＿Ｄ［１５：０］、ＳＲＡＭ＿Ｄ［３１：１６］にＳＲＡＭＩＦ＿Ａ［１５：０］として結合しているが、結合方法についてはこれに限定されるものではない。また、チップセレクト（例えば「ＳＲＡＭ＿ＣＳ」は、「ＳＲＡＭＩＦ＿ＣＳ」が入力される。

このように、ＳＲＡＭ＿ＭＯＤＥレジスタに「１」を設定した場合に、エンジンＣＰＵ２４からライトアクセスされたアドレス情報と画像処理パラメータとが、ＳＲＡＭ８４に対するライトデータとして結合され、アービタ８３を介してＳＲＡＭ８４に書き込まれる。

なお、ＳＲＡＭ８４に格納されたアドレス情報と画像処理パラメータは、第１実施形態で説明した図３〜図５と同様に、エンジンＣＰＵ２４により起動されたパラメータＤＭＡＣ８２により読み取られ、画像処理モジュール４３のパラメータレジスタに書き込まれる。

上述した実施形態によれば、パラメータの書き換えを高速に行うことが可能となる。また、第２の制御手段を設けることで、第１の制御手段の負荷を軽減して、パラメータの書き換えを行うことが可能となる。また、第１の制御手段の構成を複雑化することなく、パラメータＤＭＡＣを用いる構成でも、用いない構成でもパラメータの書き換えを行うことが可能となる。

なお、上述した実施形態では、画像形成装置の一例としてＭＦＰの例を示したが、これには限定されず、例えば画像や映像を出力する装置や、パラメータの差分管理により任意のパラメータのみ書き換えを実施する装置に対しても適用することが可能である。

以上、開示の技術の好ましい実施形態について詳述したが、開示の技術に係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された開示の技術の要旨の範囲内において、種々の変形、変更が可能である。

１０，１０' 画像形成装置
２０，２０' エンジン部（画像処理装置の一例）
２１ スキャナ
２２，２２' エンジン処理部（集積回路の一例）
２３ ＤＲＡＭ（第１の記憶手段の一例）
２４ エンジンＣＰＵ（第１の制御手段の一例）
２５ プロッタ
３０ コントローラ部
４０ スキャナ特性補正部
４１ 両面原稿制御部
４２ アービタ兼ＤＲＡＭ制御部
４３ 画像処理モジュール（画像処理手段の一例）
４４，６０ ＰＣＩＥ Ｉ／Ｆ
４５，８２ パラメータＤＭＡＣ（メモリアクセス手段の一例）
４６，６４ ＣＰＵ Ｉ／Ｆ
４７ プロッタ出力処理部
５０ コントローラ処理部
５１ ＤＲＡＭ
５２ ＨＤＤ
５３ コントローラＣＰＵ
６１，８０ ＤＲＡＭ制御部
６２ 蓄積制御部
６３ 画像処理部
７０ アドレス制御部
７１ データ制御部
７２ 内部バッファ
７３ アドレス生成部
７４ ベースアドレステーブル
８１ ＣＰＵ Ｉ／Ｆ（第２の制御手段の一例）
８３ アービタ
８４ ＳＲＡＭ（第２の記憶手段の一例）
９０ ＳＲＡＭ＿ＭＯＤＥレジスタ（設定手段の一例）
９１ ＳＲＡＭ＿ＡＤＤレジスタ
９２ アドレスデコーダ
９３ ＳＲＡＭ出力選択部
９４ モジュール出力選択部
９５ ＳＲＡＭ Ｉ／Ｆ

特開２００８−２３４０６５号公報

Claims (8)

1. 画像処理パラメータに応じた画像処理を実行する画像処理手段と、
   前記画像処理手段により用いられる前記画像処理パラメータと、前記画像処理パラメータを前記画像処理手段に格納するためのアドレス情報とを、前記画像処理手段が実行する画像処理ごとに対応付けて、第１の記憶手段に記憶させる第１の制御手段と、
   前記第１の記憶手段から読み出した画像処理パラメータを、前記画像処理パラメータと対応付けられた前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むメモリアクセス手段とを有し、
   前記メモリアクセス手段は、
   前記画像処理の対象である原稿の表面と裏面とで異なる前記画像処理パラメータに対して、前記画像処理手段に対する前記画像処理パラメータの書き換えを行うことを特徴とする画像処理装置。
2. 前記第１の制御手段からの要求を受け、前記画像処理パラメータと、前記アドレス情報とを対応付けて、第２の記憶手段に記憶させる第２の制御手段を有することを特徴とする請求項１に記載の画像処理装置。
3. 前記第２の制御手段は、
   前記第２の記憶手段を使用するか否かを設定する設定手段を有し、前記設定手段により前記第２の記憶手段を使用すると設定されている場合に、前記画像処理パラメータと前記アドレス情報とを、前記第２の記憶手段に記憶させることを特徴とする請求項２に記載の画像処理装置。
4. 前記第２の制御手段は、
   前記設定手段により前記第２の記憶手段を使用すると設定されていない場合に、前記画像処理パラメータを、前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むことを特徴とする請求項３に記載の画像処理装置。
5. 前記メモリアクセス手段は、
   前記第１の記憶手段、又は前記第２の記憶手段から読み出した画像処理パラメータを、前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むことを特徴とする請求項２又は３に記載の画像処理装置。
6. 前記メモリアクセス手段は、
   前記第１の記憶手段、又は前記第２の記憶手段から取得した前記アドレス情報と、前記画像処理手段が実行する画像処理ごとのベース情報とから得られるアドレス情報に基づき、前記画像処理パラメータを書き込むことを特徴とする請求項２又は３に記載の画像処理装置。
7. 画像処理パラメータに応じた画像処理を実行する画像処理手段と、
   前記画像処理手段により用いられる前記画像処理パラメータと、前記画像処理パラメータを前記画像処理手段に格納するためのアドレス情報とが、前記画像処理手段が実行する画像処理ごとに対応付けて記憶された第１の記憶手段から、前記画像処理パラメータを読み出し、読み出した画像処理パラメータを前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むメモリアクセス手段とを有し、
   前記メモリアクセス手段は、
   前記画像処理の対象である原稿の表面と裏面とで異なる前記画像処理パラメータに対して、前記画像処理手段に対する前記画像処理パラメータの書き換えを行うことを特徴とする集積回路。
8. 請求項１乃至６のいずれか一項に記載の画像処理装置を有する画像形成装置。

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