JP3081308B2 - インダクタンス素子およびその製法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に通信
用混成ＧａＡｓＩＣ等の半導体集積回路のインダクタン
ス素子およびその製法に関するものである。

【０００２】

【従来の技術】従来、インダクタンス素子は、素子を構
成する電導体配線を、基板平面方向に、凹凸をつけた
り、波状（ミアンダリング状）に蛇行させたりする、構
成方式のものがよく用いられていた。文献としては、例
えば、アール・エー・プーセル、“モノリシック マイ
クロ波回路設計の諸考察”、アイ・イー・イー・イー
トランザクションズ オン マイクロウェーブ セオリ
アンド テクニクス、エム・アイ・ティー ２９巻、
６号、１９８１年、６月（R. A. Pucel,“Design Consi
derations for Monolithic Microwave Circuits", IEEE
Trans. on Microwave Theory and Techniques, Vol. M
IT-29, No.6, June 1981.）が挙げられる。

【０００３】図２１は、従来のミアンダリング形インダ
クタンス素子の模式図で、（ａ）は平面図、（ｂ）はそ
のＡ−Ａ′断面図であり、１は基板、２は電導体配線を
示している。従来素子では、電導体配線２は平面的な薄
膜をパタン化したもので、電流路を曲げてインダクタン
スを発生させるための波形は基板平面方向につけられて
いた。図２２は、別の従来例を示すもので、（ａ）は凸
形パタンの平面図、（ｂ）は凹形パタンの平面図であ
る。即ち、薄膜パタンを波形とせずに、凸部や凹部を持
つ棒状としたものである。

【０００４】

【発明が解決しようとする課題】上記したような従来構
成のインダクタンス素子では、基板平面内で一定の面積
が必要となるため、回路の小形化には障害であった。ま
た、このような構成では、たとえ隣接した場所に他の配
線部分を配置して、配線どうしの相互インダクタンスを
利用してインダクタンスの性能向上を図ろうとしても、
相互インダクタンスを効果的に大きくできないため、十
分な効果が得られなかった。

【０００５】本発明の目的は、素子を構成する電導体配
線を基板と垂直方向に配置することで、小形で高性能な
素子を実現し、混成ＩＣ等の半導体回路の小形化高性能
化を可能とするインダクタンス素子およびその製法を提
供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１においては、半導体集積回路の基
板上に配置されるインダクタンス素子において、素子を
構成する電導体配線が、基板面に対して垂直方向に凹凸
状となるようにくり返し折り曲げられて配置され、か
つ、その凹部配線の最底部の下面側は基板に接着され、
凸部配線は基板上に浮き上がっていて基板面との間に空
間的な広がり領域を保持している構成を備えたインダク
タンス素子とする。

【０００７】請求項２においては、半導体集積回路の基
板上に配置されるインダクタンス素子の製法において、
（イ）基板上に第１の絶縁体より成る凹凸を、縞状また
はいちまつ模様状またはこれらの一部もしくは一部を互
いに組合わせた模様にパタン化して形成する工程と、
（ロ）この第１の絶縁体の側壁及び基板上の全面に、ス
パッタ法により電導体を所定の膜厚に付着させる工程
と、（ハ）この電導体膜の上に第２の絶縁体を、形成し
ようとするインダクタンス素子配線を上方から見た平面
模様と同じ平面模様となるようにパタン化して付着させ
る工程と、（ニ）この第２の絶縁体をマスクとして上記
電導体膜のうちのマスクに覆われていない部分をエッチ
ング除去し、その後、残留している第１及び第２の絶縁
体を除去する工程、とを含んでなるインダクタンス素子
製法とする。

【０００８】また、請求項３においては、半導体集積回
路の基板上に配置されるインダクタンス素子の製法にお
いて、（イ）基板上に第１の絶縁体より成る凹凸を、縞
状またはいちまつ模様状またはこれらの一部もしくは一
部を互いに組合わせた模様にパタン化して形成する工程
と、（ロ）この第１の絶縁体の側壁及び基板上の全面
に、スパッタ法により第１の電導体膜を付着させる工程
と、（ハ）この第１の電導体膜の上に、所定厚さの第２
の電導体膜を、第１の電導体膜を電極として電解メッキ
法により成長させる工程と、（ニ）この第２の電導体膜
の上に第２の絶縁体を、形成しようとするインダクタン
ス素子配線を上方から見た平面模様と同じ平面模様とな
るようにパタン化して付着させる工程と、（ホ）この第
２の絶縁体をマスクとして上記第１及び第２の電導体膜
のうちのマスクに覆われていない部分をエッチング除去
し、その後、残留している第１及び第２の絶縁体を除去
する工程、とを含んでなるインダクタンス素子製法とす
る。

【０００９】

【作用】半導体集積回路の基板上にインダクタンス素子
を構成させるに際して、素子を構成する電導体配線を基
板面に対して垂直方向に凹凸をつけたり、波状に蛇行さ
せたりすることで、基板面方向に凹凸をつけていた従来
構成に比較して、大幅な小形化を達成することが可能と
なる。また、相互インダクタンスを効果的に使用できる
ようになり、インダクタンスの性能が向上する。また、
このような構成のインダクタンス素子を基板上に形成す
ることは、半導体デバイスの製造のためにこれまでに開
発された諸技術を適切に組合せて利用することにより、
容易に実現可能である。

【００１０】

【実施例】図１は、本発明によるインダクタンス素子の
第１の実施例図で、（ａ）は平面図、（ｂ）はそのＡ−
Ａ′断面図である。図において、１は基板、２はインダ
クタンス素子を構成する電導体配線であり、この電導体
配線２は、基板１に垂直方向に凹凸をつけるように、薄
膜をパタン化したもので、電流路を曲げることでインダ
クタンスを発生させている。そして、凹部配線の最底部
の下面側は基板１の上面に接着されており、かつ、凸部
配線は基板上に浮き上がっていて基板面との間に空間的
な広がり領域を保持している構造となっている。この拡
がり領域の部分は、製法の実施例において後述するよう
に、絶縁体物質を保持させる構造も、あるいは空隙のま
まとしておく構造も可能である。本実施例の素子は、上
から見ると、（ａ）図に示すように、単純な直進する配
線となり、基板平面で占める面積は、従来例に比較して
著しく低減できる。

【００１１】図２は、本発明によるインダクタンス素子
の第２の実施例で、（ａ）は平面図、（ｂ）はそのＡ−
Ａ′断面図、（ｃ）はＢ−Ｂ′断面図を示す。この実施
例では、図１に示した配線を途中で折り返し、かつ折り
返って直ちに、隣接した他方の配線の凹凸形状を半周期
ずらして配置してある。凹凸の周期が等間隔でないとき
は、波の背と腹、あるいは凹凸の凹と凸とが互いに隣接
するように配置する。これにより、両方の配線は相互に
干渉して、相互インダクタンスを持つようになる。した
がって、全体の素子のインダクタンスは、この相互イン
ダクタンスの分だけ大きくなり、素子特性が向上する。

【００１２】図３は、第３の実施例を示し、（ａ）は平
面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−Ｂ′
断面図である。これは、複数の折り返しを有する例であ
る。すなわち、配線を平面的にも波形に蛇行するように
形成することで、更に相互インダクタンスを大きくし、
より大きな素子性能向上を可能としたものである。

【００１３】図４は、第４の実施例を示し、（ａ）は平
面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−Ｂ′
断面図、（ｄ）はＥ−Ｅ′断面図、（ｅ）はＦ−Ｆ′断
面図である。これは、図２に示した配線で配線の折り返
しを増やした場合の一例であり、結果的に一種のソレノ
イドとなっている。

【００１４】図５は、第５の実施例を示し、（ａ）は平
面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−Ｂ′
断面図、（ｄ）はＥ−Ｅ′断面図、（ｅ）はＦ−Ｆ′断
面図である。この素子も、図２に示した配線で配線の折
り返しを増やした場合の一例であり、これは、いわば基
本要素がリング状ではなく、８の字状であるソレノイド
の一種である。後述するように、この構造は、本発明の
製作技術によれば、ソレノイドの一種であるにもかかわ
らず、複数個の配線形成工程を経ずに、一回の配線形成
工程で形成可能である。

【００１５】図６は、第６の実施例を示す平面図で、こ
れは本発明による配線構成を用いて形成したスパイラル
形のインダクタンス素子である。スパイラルの各配線部
分を、図２のＡ−Ａ′断面とＢ−Ｂ′断面との関係と同
様に、波の周期を半周期ずらした構造とし、隣接配線間
のインダクタンスの分だけ、通常のスパイラル形インダ
クタンス素子よりも、大きなインダクタンスとすること
が可能となる。

【００１６】図７は、本発明によるインダクタンス素子
を用いて形成したトランスの例で、図中のＡ−Ａ′、Ｂ
−Ｂ′による断面は、図２の（ｂ）図、（ｃ）図に示し
た関係と同様、波の周期を半周期ずらした構造となって
いる。断面図は、基本的に図２の（ｂ）図、（ｃ）図と
同様なので省略する。

【００１７】図８は、本発明によるインダクタンス素子
を用いて形成したトランスの別の例で、図中のＡ−
Ａ′、Ｂ−Ｂ′による断面は、図２の（ｂ）図、（ｃ）
図に示した関係と同様、波の周期を半周期ずらした構造
となっている。断面図は、基本的に図２の（ｂ）図、
（ｃ）図と同様なので省略する。上記した、図７、図８
によるトランスによれば、波の周期がずれていること
で、インダクタンス素子間の相互インダクタンスが大き
く、小形で高性能なトランスが実現できる。

【００１８】次に、本発明によるインダクタンス素子の
製作工程の一実施例を図９〜図１３により説明する。こ
こでは、図１に示した素子に対応する製作工程を示す。
各図中の（ａ）は平面図、（ｂ）はそのＡ−Ａ′断面
図、（ｃ）はＢ−Ｂ′断面図である。

【００１９】図９は、パタン化した第１の絶縁体３（フ
ォトレジストまたはポリイミド）を基板１上に形成する
工程である。

【００２０】図１０は、パタン化した第１の絶縁体３の
上面を含む全側壁、及び基板１の面上にも全面に、第１
の電導体４をスパッタ法などにより堆積する工程であ
る。

【００２１】図１１においては、第１の電導体４を電極
として電解メッキ法により第２の電導体５を成長し、配
線の厚みを大きくする。ただし、第１の電導体４がスパ
ッタ法で十分厚く形成できるときは、この図１１の工程
は必要ない。

【００２２】図１２において、第２の電導体５の上にマ
スク用のパタン化した第２の絶縁体６（フォトレジスト
等）を形成する。

【００２３】図１３において、第２の絶縁体６をマスク
としてイオンミリング等により第２の電導体５および第
１の電導体４の不要部分を除去して配線を形成する。マ
スク用の第２の絶縁体６は、ミリング後に除去する。図
１３では、第１の絶縁体３がまだ配線の下に残されてい
る場合を示した。配線の力学的強度を大きくするには、
このように第１の絶縁体３を配線の下に残したままとす
ることが好ましいが、一方、配線の寄生容量を小さくす
るには、この第１の絶縁体３が無い方が好ましい。その
場合には、酸素プラズマ処理等で除去すれば良い。

【００２４】以上の手法で形成すると、実質的には一種
のソレノイドのような立体的なインダクタンス素子も一
回の配線工程で形成できる。

【００２５】また、図１４〜図１８には、図１〜図５の
インダクタンス素子に用いる第１の絶縁体の形状に着目
して、配線部とどのような関係になるかを図示した。こ
の第１の絶縁体パタンの配線は図に示されるように、い
ちまつ模様状となっている。そこで、はじめに第１の絶
縁体パタンをチェッカ板模様状に配置しておくと、先に
述べたあらゆる形式の素子がすべて形成できることにな
る。図１９にその例を図示した。また、第１の絶縁体パ
タンの模様は縦横方向に正方形を繰返したチェッカ板状
模様とすると設計が簡素化できる利点があるが、基本的
には、図２０に示すようにパタンの周期は一定である必
要はない。

【００２６】

【発明の効果】本発明は、小形で高性能のインダクタン
ス素子の形成に有効であり、これを用いた小形で高性能
のトランスやフィルタ等の形成、ＭＭＩＣの小形化等に
有効である。

【図面の簡単な説明】

【図１】本発明によるインダクタンス素子の第１の実施
例を示し、（ａ）は平面図、（ｂ）はそのＡ−Ａ′断面
図である。

【図２】本発明による素子の第２の実施例で、（ａ）は
平面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−
Ｂ′断面図である。

【図３】本発明による素子の第３の実施例で、（ａ）は
平面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−
Ｂ′断面図である。

【図４】本発明による素子の第４の実施例で、（ａ）は
平面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−
Ｂ′断面図、（ｄ）はＥ−Ｅ′断面図、（ｅ）はＦ−
Ｆ′断面図である。

【図５】本発明による素子の第５の実施例で、（ａ）は
平面図、（ｂ）はそのＡ−Ａ′断面図、（ｃ）はＢ−
Ｂ′断面図、（ｄ）はＥ−Ｅ′断面図、（ｅ）はＦ−
Ｆ′断面図である。

【図６】本発明によるスパイラルインダクタンス素子の
実施例の平面図である。

【図７】本発明による素子を用いて形成されるトランス
の一実施例を示す平面図である。

【図８】本発明による素子を用いて形成されるトランス
の別の例を示す平面図である。

【図９】本発明による素子の製作工程の第１の工程を示
し、（ａ）は平面図、（ｂ）はそのＡ−Ａ′断面図、
（ｃ）はＥ−Ｅ′断面図である。

【図１０】製作工程の第２の工程を示す図である。

【図１１】製作工程の第３の工程を示す図である。

【図１２】製作工程の第４の工程を示す図である。

【図１３】製作工程の第５（最終）工程を示す図であ
る。

【図１４】本発明による素子の製作工程の第１の絶縁体
パタンと図１の配線との関係を示す図である。

【図１５】製作工程の第１の絶縁体パタンと図２の配線
との関係を示す図である。

【図１６】製作工程の第１の絶縁体パタンと図３の配線
との関係を示す図である。

【図１７】製作工程の第１の絶縁体パタンと図４の配線
との関係を示す図である。

【図１８】製作工程の第１の絶縁体パタンと図５の配線
との関係を示す図である。

【図１９】（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）そ
れぞれ、本発明による素子の製作工程における第１の絶
縁体と配線との関係を示す平面図である。

【図２０】（ａ）、（ｂ）それぞれ、種々のいちまつ模
様状の第１の絶縁体パタンを示す平面図である。

【図２１】従来のミアンダリングインダクタンス素子を
示し、（ａ）は平面図、（ｂ）はそのＡ−Ａ′断面図で
ある。

【図２２】（ａ）、（ｂ）それぞれ、従来の凹凸形イン
ダクタンス素子の平面図である。

【符号の説明】

１…基板 ２…電導体配線 ３…第１の絶縁体 ４…第１の電導体 ５…第２の電導体 ６…第２の絶縁体

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−263147（ＪＰ，Ａ) 特開 平３−238804（ＪＰ，Ａ) 特開 平４−290212（ＪＰ，Ａ) 特開 平４−354308（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01F 17/00,41/04

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路の基板上に配置されるイン
   ダクタンス素子において、素子を構成する電導体配線
   が、基板面に対して垂直方向に凹凸状となるようにくり
   返し折り曲げられて配置され、かつ、その凹部配線の最
   底部の下面側は基板に接着され、凸部配線は基板上に浮
   き上がっていて基板面との間に空間的な広がり領域を保
   持していることを特徴とするインダクタンス素子。
2. 【請求項２】半導体集積回路の基板上に配置されるイン
   ダクタンス素子の製法において、 （イ）基板上に第１の絶縁体より成る凹凸を、縞状また
   はいちまつ模様状またはこれらの一部もしくは一部を互
   いに組合わせた模様にパタン化して形成する工程と、 （ロ）この第１の絶縁体の側壁及び基板上の全面に、ス
   パッタ法により電導体を所定の膜厚に付着させる工程
   と、 （ハ）この電導体膜の上に第２の絶縁体を、形成しよう
   とするインダクタンス素子配線を上方から見た平面模様
   と同じ平面模様となるようにパタン化して付着させる工
   程と、 （ニ）この第２の絶縁体をマスクとして上記電導体膜の
   うちのマスクに覆われていない部分をエッチング除去
   し、その後、残留している第１及び第２の絶縁体を除去
   する工程、 とを含んで成ることを特徴とするインダクタンス素子の
   製法。
3. 【請求項３】半導体集積回路の基板上に配置されるイン
   ダクタンス素子の製法において、 （イ）基板上に第１の絶縁体より成る凹凸を、縞状また
   はいちまつ模様状またはこれらの一部もしくは一部を互
   いに組合わせた模様にパタン化して形成する工程と、 （ロ）この第１の絶縁体の側壁及び基板上の全面に、ス
   パッタ法により第１の電導体膜を付着させる工程と、 （ハ）この第１の電導体膜の上に、所定厚さの第２の電
   導体膜を、第１の電導体膜を電極として電解メッキ法に
   より成長させる工程と、 （ニ）この第２の電導体膜の上に第２の絶縁体を、形成
   しようとするインダクタンス素子配線を上方から見た平
   面模様と同じ平面模様となるようにパタン化して付着さ
   せる工程と、 （ホ）この第２の絶縁体をマスクとして上記第１及び第
   ２の電導体膜のうちのマスクに覆われていない部分をエ
   ッチング除去し、その後、残留している第１及び第２の
   絶縁体を除去する工程、 とを含んで成ることを特徴とするインダクタンス素子の
   製法。