JP3177954B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に多
層配線が形成されてなる半導体装置およびその製造方法
に関する。

【０００２】

【従来の技術】ＩＣ等に代表されるような半導体装置
は、年々、小型化および高密度化が進みつつある。特
に、半導体装置を構成する配線やインダクタ等の受動素
子は半導体装置の大部分の面積を占めることから、それ
ら配線や受動素子のさらなる小型化および高密度化が望
まれている。例えば、携帯電話等に用いられるＭｏｎｏ
ｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ（以下、「ＭＭＩＣ」という。）で
は、そのチップ面積の約４０％をバイアス回路等の受動
素子や配線が占めている。そのため、これら受動素子や
配線が半導体装置の小型化および高密度化を妨げる原因
となっている。

【０００３】図１１はスパイラルインダクタが形成され
た従来の半導体装置の透視平面図、図１２は図１１に示
した従来の半導体装置のＧ−Ｇ線における断面図であ
る。

【０００４】図１１に示すように、ＭＭＩＣ等の本従来
例の半導体装置１０１には、配線が渦巻き状に配設され
てなるスパイラルインダクタ１０６が形成されている。
スパイラルインダクタ１０６の外側端部は接続配線１０
７ａに接続され、内側端部は接続配線１０８およびビア
ホール１０５ａ（図１２参照）を介して接続配線１０７
ｂに接続されている。

【０００５】また、図１２に示すように、半導体装置１
０１では、Ｓｉ等の半導体材料からなる基板１０２上に
第１の配線層１０３が設けられている。第１の配線層１
０３の上には絶縁膜１０４が形成され、さらに絶縁膜１
０４の上には第２の配線層１０５が設けられている。前
述したスパイラルインダクタ１０６および接続配線１０
７ａ，１０７ｂは第１の配線層１０３に形成され、接続
配線１０８は第２の配線層１０５に形成されている。従
って、スパイラルインダクタ１０６の内側端部と接続配
線１０７ｂとは、接続配線１０８およびビアホール１０
９ａによって立体的に接続されている。

【０００６】スパイラルインダクタ１０６を構成する配
線は、配線幅が５μｍ、配線高さが５μｍ、配線間隔が
７μｍに設けられ、スパイラルインダクタ１０６の占め
る面積は２５０μｍ²程度に設けられている。また、こ
のスパイラルインダクタ１０６によって得られるインダ
クタンスは約１０ｎＨである。

【０００７】しかし、本従来例のスパイラルインダクタ
１０６は第１の配線層１０３に二次元的に構成されてい
るので、単位面積におけるインダクタンスが小さく、イ
ンピーダンスを効率良く変換することができない。

【０００８】図１３はスパイラルインダクタが形成され
た従来の半導体装置の他の例の透視平面図、図１４は図
１３に示した半導体装置のＨ−Ｈ線における断面図であ
る。

【０００９】本従来例の半導体装置２０１におけるスパ
イラルインダクタ２０６の配線は、配線幅が５μｍ、配
線高さが５μｍ、配線間隔が１μｍに設けられている。
これにより、図１１等に示したスパイラルインダクタ１
０６に比べて配線密度が２倍に増加されている。その
他、半導体装置２０１の基板２０２、第１の配線層２０
３、絶縁層２０４、第２の配線層２０５、接続配線２０
７ａ，２０７ｂ，２０８およびビアホール２０５ａの各
構成は図１１または図１２に示した半導体装置１０１と
同様であるので、詳しい説明は省略する。

【００１０】上記のようにスパイラルインダクタ２０６
の配線密度を高めることにより、単位面積におけるイン
ダクタンスの増大が図られ、より大きなインダクタンス
を得ることができる。ところが、スパイラルインダクタ
２０６の配線間隔が狭く設けられているため、スパイラ
ルインダクタ２０６の配線間における静電容量も増大し
てしまう。本従来例のスパイラルインダクタ２０６の配
線間における静電容量は、図１１等に示したスパイラル
インダクタ１０６の配線間における静電容量に比べて７
倍以上も大きい。そのため、スパイラルインダクタの配
線間隔を狭く設けることによってインダクタンスの増加
を図ることは、あまり望ましくない。そこで、スパイラ
ルインダクタの配線間隔を狭くすることなく、より大き
なインダクタンスを得るために、半導体装置を多層配線
構造とし、スパイラルインダクタを複数の配線層に渡っ
て形成する手段が用いられている。

【００１１】図１５はスパイラルインダクタが形成され
た従来の半導体装置の更なる他の例の透視平面図、図１
６は図１５に示した半導体装置のＩ−Ｉ線における断面
図、図１７は図１５に示した半導体装置のＪ−Ｊ線にお
ける断面図である。

【００１２】本従来例の半導体装置３０１は、スパイラ
ルインダクタを構成する配線パターンであるスパイラル
配線３０６ａとスパイラル配線３０６ｂとが、互いに対
向された状態で２層に渡って形成されている。下層側の
スパイラル配線３０６ａの外側端部は接続配線３０７ａ
に接続され、内側端部は接続配線３０８ａおよびビアホ
ール３０９ａを介して上層側のスパイラル配線３０６ｂ
の外側端部に接続されている。また、上層側のスパイラ
ル配線３０６ｂの内側端部は、接続配線３０８ｂおよび
ビアホール３０９ａを介して接続配線３０７ｂに接続さ
れている。その結果、スパイラル配線３０６ａ，３０６
ｂ、接続配線３０８ａ，３０８ｂおよびビアホール３０
９ａによってスパイラルインダクタが構成されている。

【００１３】図１６および図１７に示すように、半導体
装置３０１では、Ｓｉ等の半導体材料からなる基板３０
２上に第１の配線層３０３が設けられている。第１の配
線層１０３の上には絶縁膜３０４を挟んで第２の配線層
３０５が形成され、さらに第２の配線層３０５の上には
絶縁膜３０４を挟んで第３の配線層３０９が設けられて
いる。前述したスパイラル配線３０６ａおよび接続配線
３０７ａ，３０７ｂは第１の配線層３０３に形成され、
スパイラル配線３０６ｂは第２の配線層３０５に形成さ
れ、接続配線３０８ａ、３０８ｂは第３の配線層３０９
に形成されている。

【００１４】本従来例の各スパイラル配線３０６ａ，３
０６ｂは、それぞれ配線幅が５μｍ、配線高さが５μ
ｍ、配線間隔が７μｍに設けられており、本従来例のス
パイラルインダクタの占める面積は約２５０μｍ²であ
る。また、本従来例のスパイラルインダクタによって得
られるインダクタンスは約２５ｎＨである。つまり、本
従来例では、スパイラルインダクタに用いられる面積が
図１１等に示したスパイラルインダクタ１０６の面積と
同等であるにもかかわらず、２倍以上のインダクタンス
が得られている。

【００１５】半導体装置が単層配線構造である場合に、
上記のようなスパイラル配線を２つ設けるとすると、ス
パイラルインダクタが占める面積は上記の２倍となって
しまう。しかしながら、上記のように半導体装置を多層
配線構造とし、スパイラル配線を積層させて設けること
により、一つのスパイラル配線の面積に複数のスパイラ
ル配線を形成することができる。従って、スパイラルイ
ンダクタに用いられる面積が一つのスパイラル配線の面
積と同等である場合には２倍以上のインダクタンスが得
られ、あるいは、単層配線構造に設けられたスパイラル
インダクタと同等のインダクタンスを得る場合にはスパ
イラルインダクタに用いられる面積が半分以下になる。

【００１６】ここで、図１５から図１７に示した半導体
装置の製造工程について、図１８を参照して説明する。
図１８は、図１５から図１７に示した半導体装置の製造
工程を示す断面図である。

【００１７】まず、図１８（ａ）に示すように、基板３
０２の表面全面に、Ｔｉ／Ｐｔ／Ａｕ等のメタルからな
るメッキパス３１０を蒸着する。

【００１８】次に、図１８（ｂ）に示すように、メッキ
パス３１０上にフォトレジスト３１１を形成し、第１の
配線層３０３に形成される配線の配線形状をパターニン
グする。

【００１９】続いて、図１８（ｃ）に示すように、メッ
キパス３１０上のフォトレジスト３１１が形成されてい
ない部分に配線用メッキ３１２を形成する。その後、フ
ォトレジスト３１１を除去するとともに、配線用メッキ
３１２が形成されず露出されている箇所のメッキパス３
１０をドライエッチングにより除去する。これにより、
図１８（ｄ）に示すように、スパイラル配線３０６ａ等
が形成された第１の配線層３０３が構成される。

【００２０】次に、第１の配線層３０３の全面を覆うよ
うに絶縁膜３０４を形成し、その絶縁膜３０４の表面を
ドライエッチングによって平坦化させる。

【００２１】引き続いて、上記に説明した各工程を繰り
返すことにより、スパイラル配線３０６ｂ等が形成され
た第２の配線層３０５（図１６等参照）、および接続配
線３０８ａ，３０８ｂ（図１６又は図１７参照）が形成
された第３の配線層３０５が構成される。以上により、
図１５から図１７に示した従来の半導体装置３０１が製
造される。なお、第３の配線層３０９と各配線層３０
１，３０５とを接続する各ビアホール３０９ａは、フォ
トレジストによるパターニング工程とドライエッチング
による開口工程とを行うことにより形成される。

【００２２】本従来例では、１層の配線層を構成するた
めに必要とされる工程は、メッキパス蒸着工程が１回、
フォトレジスト形成工程が１回、配線用メッキ形成工程
が１回、絶縁膜形成工程が１回、ドライエッチング工程
が２回である。本従来例の半導体装置３０１のように３
層の配線層を有する場合に必要とされる工程は、メッキ
パス蒸着工程が３回、フォトレジスト形成工程が４回
（各配線層の配線パターニング工程で３回、ビアホール
のパターニング工程で１回）、配線用メッキ形成工程が
３回、絶縁膜形成工程が２回、ドライエッチング工程が
６回である。

【００２３】

【発明が解決しようとする課題】しかしながら、図１５
から図１７に示した従来の半導体装置３０１は、単層配
線構造の半導体装置に比べると製造工程の工程数が大幅
に増大するので、生産性が低下してしまうという不具合
がある。

【００２４】また、図１６および図１７に示すように、
スパイラル配線３０６ａとスパイラル配線３０６ｂと
は、互いに対向された状態で２層に渡って形成されてお
り、スパイラル配線３０６ａを構成する配線の真上にス
パイラル配線３０６ｂを構成する配線が配設されてい
る。各スパイラル配線３０６ａ，３０６ｂの配線間隔は
比較的広く設けられているので、各スパイラル配線３０
６ａ，３０６ｂの配線間における静電容量の影響は少な
い。ところが、従来の半導体装置３０１では、上記のよ
うにスパイラル配線３０６ａを構成する配線の真上にス
パイラル配線３０６ｂを構成する配線が配設されている
ので、スパイラル配線３０６ａとスパイラル配線３０６
ｂとの間に静電容量が生じてしまう。なお、スパイラル
配線３０６ａ，３０６ｂ間には、４ｐＦ以上の静電容量
が生じる。

【００２５】そこで本発明は、生産性の低下を抑制する
ことができるとともに、互いに対向された状態で複数の
配線層に渡って形成された配線パターン同士間に発生す
る静電容量を抑制することができる半導体装置およびそ
の製造方法を提供することを目的とする。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体材料からなる基板上
に複数の配線層が絶縁膜を間に挟んで積層され、前記複
数の配線層のうち少なくとも互いに対面する二つの配線
層には、スパイラルインダクタを構成する渦巻き形状の
配線パターンが互いに対向するように形成された半導体
装置において、前記各配線層に形成された配線パターン
のうち、一方の前記配線層に形成された配線パターンの
配線は、他方の前記配線層に形成された配線パターンの
配線隙間に対向する位置にのみ設けられていることを特
徴とする。

【００２７】これにより、互いに対向するスパイラル配
線を構成する配線が重なり合わないので、スパイラル配
線同士の間に発生する静電容量が抑制される。

【００２８】さらに、前記一方の配線層に形成された配
線パターンを構成する配線の配線幅は、前記他方の配線
層に形成された配線パターンの配線間隔以下の幅に設け
られている構成とすることが好ましい。

【００２９】また、本発明の半導体装置の製造方法は、
半導体材料からなる基板上に絶縁膜を形成する工程と、
前記絶縁膜に、渦巻き形状に構成された配線溝部を形成
する工程と、前記絶縁膜の前記配線溝部および前記絶縁
膜の前記配線溝部に囲まれて前記配線溝部とは逆方向の
渦巻き形状に構成された部分の上面部にのみ配線を形成
する工程とを有する。

【００３０】これにより、互いに対面する配線層にスパ
イラル配線が互いに対向するように形成され、かつ一方
の配線層に形成されたスパイラル配線を構成する配線
が、他方の配線層に形成されたスパイラル配線の配線隙
間に対向する位置にのみ設けられている半導体装置が構
成される。加えて、各配線層を一層づつ形成する場合に
比べて製造工程が簡略化され、半導体装置の生産性が向
上される。

【００３１】さらに、前記配線上に絶縁膜を形成する工
程と、前記絶縁膜に、渦巻き形状に構成された配線溝部
を形成する工程と、前記絶縁膜の前記配線溝部および前
記絶縁膜の前記配線溝部に囲まれて前記配線溝部とは逆
方向の渦巻き形状に構成された部分の上面部にのみ配線
を形成する工程とが繰り返し行われる構成とすることに
より、半導体装置により多くのスパイラル配線が積層さ
れるので、半導体装置の高密度化が図られる。

【００３２】また、前記絶縁膜に、渦巻き形状に構成さ
れた配線溝部を形成する工程は、前記渦巻き形状の開口
部が形成されたフォトレジストを前記絶縁膜の上に形成
する工程と、前記絶縁膜の前記フォトレジストによって
開口されている部分をエッチングにより除去する工程と
からなる構成とすることが好ましい。

【００３３】さらに、前記絶縁膜に、渦巻き形状に構成
された配線溝部を形成する工程の後に、前記絶縁膜の表
面にメッキパスを蒸着させる工程を有する構成とするこ
とが好ましい。

【００３４】さらには、前記絶縁膜の前記配線溝部およ
び前記絶縁膜の前記配線溝部に囲まれて前記配線溝部と
は逆方向の渦巻き形状に構成された部分の上面部にのみ
配線を形成する工程は、前記絶縁膜の前記配線溝部に囲
まれて前記配線溝部とは逆方向の渦巻き形状に構成され
た部分の上面部にのみ、該上面部に前記配線を形成する
ための壁部をフォトレジストによって構成する工程と、
前記配線溝部と前記上面部とに金属メッキを形成する工
程と、前記上面部に構成された壁部を除去する工程とか
らなる構成とすることが好ましい。

【００３５】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００３６】（第１の実施形態）図１は本発明の半導体
装置の第１の実施形態を示す透視平面図、図２は図１に
示した半導体装置のＡ−Ａ線における断面図、図３は図
１に示した半導体装置のＢ−Ｂ線における断面図であ
る。

【００３７】本実施形態の半導体装置１の基板２、第１
の配線層３、絶縁膜４、第２の配線層５、接続配線７
ａ，７ｂ，８ａ，８ｂ、第３の配線層９、ビアホール９
ａ等の各構成は、図１５から図１７に示した従来の半導
体装置３０１と同様であるので詳しい説明は省略し、以
下には従来と異なる構成について説明する。

【００３８】図１に示すように、本実施形態の半導体装
置１における、スパイラルインダクタを構成する配線パ
ターンであるスパイラル配線６ａ，６ｂも、図１５等に
示した従来の半導体装置３０１と同様に、配線が渦巻き
状に配設されて形成されている。ただし、本実施形態で
は、図１に示すようにスパイラル配線６ａの配線隙間の
鉛直上方にスパイラル配線６ｂを構成する配線が配設さ
れている。つまり本実施形態では、図１から図３に示す
ように、スパイラル配線６ａを構成する配線の鉛直上方
にスパイラル配線６ｂを構成する配線が配設されておら
ず、各スパイラル配線６ａ、６ｂを構成する配線は互い
に重なり合わされていない。また、各スパイラル配線６
ａ、６ｂを構成する配線の配線幅は、他方のスパイラル
配線６ａ、６ｂの配線隙間よりも狭く設けられている。

【００３９】そのため、スパイラル配線６ａ，６ｂ間に
生じる静電容量は大幅に抑制され、従来では４ｐＦ以上
であったところが、本実施形態では１ｐＦ以下となって
いる。なお、各スパイラル配線６ａ，６ｂは、それぞれ
配線幅が５μｍ、配線高さが５μｍ、配線間隔が７μｍ
に設けられており、本実施形態のスパイラルインダクタ
の占める面積は約２５０μｍ²である。また、本実施形
態のスパイラルインダクタによって得られるインダクタ
ンスは、図１５等に示した従来の半導体装置３０１と同
様に、約２５ｎＨである。

【００４０】ここで、図１から図３に示した半導体装置
の製造工程について、図４を参照して説明する。図４
は、図１から図３に示した半導体装置の製造工程を示す
断面図である。

【００４１】第１工程：図４（ａ）に示すように、Ｓｉ
等の半導体材料からなる基板２の表面全面に、ＳｉＯ₂
等からなる絶縁膜４を形成する。

【００４２】第２工程：絶縁膜４上にフォトレジスト１
０を形成し、第１の配線層３に設けられるスパイラル配
線６ａ（図４（ｆ）等参照）等の配線形状をパターニン
グした後に、ドライエッチング工程を行う。これによ
り、図４（ｂ）に示すように、第１の配線層３の配線が
設けられる部分の絶縁膜４が除去され、渦巻き形状の配
線溝４ａが形成される。

【００４３】第３工程：絶縁膜４の表面に形成されてい
るフォトレジスト１０を除去した後に、図４（ｃ）に示
すように、基板２および絶縁膜４の表面にＴｉ／Ｐｔ／
Ａｕ等のメタルからなるメッキパス１１を蒸着する。

【００４４】第４工程：図４（ｄ）に示すように、絶縁
膜４の上面にフォトレジスト１２を形成し、第２の配線
層５に設けられるスパイラル配線６ｂ（図４（ｆ）等参
照）等の配線形状をパターニングする。

【００４５】第５工程：図４（ｅ）に示すように、配線
溝４ａおよび絶縁膜４の上面に金等からなる配線用メッ
キ１３を形成する。

【００４６】第６工程：絶縁膜４の上面に形成されてい
るフォトレジスト１２を除去した後に、図４（ｆ）に示
すように、配線用メッキ１３が形成されず露出されてい
る箇所のメッキパス１１をドライエッチングにより除去
する。これにより、スパイラル配線６ａ等が形成された
第１の配線層３と、スパイラル配線６ｂ等が形成された
第２の配線層５とが同時に形成される。

【００４７】第７工程：図４（ｇ）に示すように、第１
の配線層３および第２の配線層５の全面を覆うように絶
縁膜４を形成し、その絶縁膜４の表面をドライエッチン
グによって平坦化させる。

【００４８】第８工程：フォトレジストによるパターニ
ング工程とドライエッチングによる開口工程とを行うこ
とにより、絶縁膜４にビアホール９ａを形成する。その
後、絶縁膜４の表面およびビアホール９ａにメッキパス
１４を蒸着させる。絶縁膜４上にフォトレジスト（不図
示）を形成して第３の配線層９に設けられる配線の配線
形状をパターニングし、図４（ｈ）に示すように、絶縁
膜４の表面およびビアホール９ａに配線用メッキ１５を
形成する。その後、フォトレジストを除去するととも
に、配線用メッキ１５が形成されず露出されている箇所
のメッキパス１４をドライエッチングにより除去する。
これにより、接続配線８ｂ等が形成された第３の配線層
９が形成され、本実施形態の半導体装置１が完成され
る。

【００４９】上記説明したように、半導体装置の製造工
程によれば、上述した第１〜第７の工程で第１の配線層
３と第２の配線層５とが同時に形成され、第８の工程で
各配線層３，５同士を接続するための第３の配線層９が
形成される。本実施形態の半導体装置１が完成されるま
でに要する工程数は、メッキパス蒸着工程が２回、フォ
トレジスト工程が４回、配線用メッキ工程が２回、絶縁
膜形成工程が２回、ドライエッチング工程が５回であ
る。従って、図１８を参照して説明した従来の半導体装
置の製造工程のように各配線層を一層づつ形成する場合
に比べて、メッキパス蒸着工程、配線用メッキ工程およ
びドライエッチング工程がそれぞれ１回ずつ簡略化され
ている。その結果、半導体装置を多層配線構造とした場
合における生産性の低下を抑制することができる。

【００５０】（第２の実施形態）図５は本発明の半導体
装置の第２の実施形態を示す透視平面図、図６は図５に
示した半導体装置のＣ−Ｃ線における断面図、図７は図
５に示した半導体装置のＤ−Ｄ線における断面図、図８
は図５に示した半導体装置のＥ−Ｅ線における断面図、
図９は図５に示した半導体装置のＦ−Ｆ線における断面
図である。

【００５１】本実施形態の半導体装置２１の基板２２、
第１の配線層２３、絶縁膜２４、第２の配線層２５、接
続配線２９ａ，２９ｂ等の各構成は、図１から図３に示
した半導体装置１と同様であるので詳しい説明は省略
し、以下には上記と異なる構成について説明する。

【００５２】図６から図９に示すように、本実施形態の
半導体装置２１は、図１から図３に示した半導体装置１
と同様に形成された第１の配線層２３および第２の配線
層２５に加えて、第３の配線層２６、第４の配線層２７
および第５の配線層３１が形成されており、５層配線構
造となっている。また、各配線層２３，２５，２６，２
７にはスパイラルインダクタを構成するスパイラル配線
２７ａ，２７ｂ，２７ｃ，２７ｄが形成されており、第
５の配線層３１には接続配線３０ａ，３０ｂ，３０ｃ，
３０ｄが形成されている。

【００５３】第１の配線層２３に形成されたスパイラル
配線２７ａの内側端部と第３の配線層２６に形成された
スパイラル配線２７ｃの外側端部とは、図６に示すよう
に接続配線３０ａおよびビアホール３１ａによって接続
され、第４の配線層２７に形成されたスパイラル配線２
７ｄの内側端部と接続配線２８ｂとは、図７に示すよう
に接続配線３０ｂおよびビアホール３１ａによって接続
されている。

【００５４】また、第２の配線層２５に形成されたスパ
イラル配線２７ｂの内側端部と第４の配線層２７に形成
されたスパイラル配線２７ｄの外側端部とは、図８に示
すように接続配線３０ｃおよびビアホール３１ａによっ
て接続され、第２の配線層２５に形成されたスパイラル
配線２７ｂの外側端部と第３の配線層２６に形成された
スパイラルインダクタ２７ｃの内側端部とは、図９に示
すように接続配線３０ｄおよびビアホール３１ａによっ
て接続されている。以上の配線構造により、スパイラル
配線２７ａ，２７ｂ，２７ｃ，２７ｄおよび接続配線３
０ａ，３０ｂ，３０ｃ，３０ｄによってスパイラルイン
ダクタが構成されている。

【００５５】本実施形態の半導体装置２１におけるスパ
イラル配線２７ａ，２７ｂ，２７ｃ，２７ｄも、図１等
に示した半導体装置１と同様に配線が渦巻き状に配設さ
れて形成され、互いに対向するように配置されている。
さらに、各スパイラル配線２７ａ，２７ｂ，２７ｃ，２
７ｄを構成する配線は、互いに重なり合わないように設
けられている。なお、本実施形態のスパイラルインダク
タの占める面積は約２５０μｍ²であり、本実施形態の
スパイラルインダクタによって得られるインダクタンス
は約４８ｎＨである。

【００５６】ここで、図５から図９に示した半導体装置
２１の製造工程について、図１０を参照して説明する。
図１０は、図５から図９に示した半導体装置の製造工程
を示す断面図である。

【００５７】第１工程：図４（ａ）から図４（ｆ）を参
照して説明した製造工程と同様の工程により、図１０
（ａ）に示すように、Ｓｉ等の半導体材料からなる基板
２２の表面にスパイラル配線２７ａが形成された第１の
配線層２３とスパイラル配線２７ｂが形成された第２の
配線層２５とを形成し、第１の配線層２３および第２の
配線層２５の全面を覆うようにＳｉＯ₂等からなる絶縁
膜２４を形成する。このとき、絶縁膜２４の厚みは、図
２等に示した半導体装置１の絶縁膜４よりも厚く形成さ
れる。

【００５８】第２工程：絶縁膜２４上にフォトレジスト
３１を形成し、第３の配線層２６に設けられるスパイラ
ル配線２８ｃ（図１０（ｆ）等参照）等の配線形状をパ
ターニングした後に、ドライエッチング工程を行う。こ
れにより、図１０（ｂ）に示すように、第３の配線層２
６の配線が設けられる部分の絶縁膜２４が除去され、渦
巻き形状の配線溝２４ａが形成される。

【００５９】第３工程：絶縁膜２４の表面に形成されて
いるフォトレジスト３１を除去した後に、図１０（ｃ）
に示すように、絶縁膜２４の表面にＴｉ／Ｐｔ／Ａｕ等
のメタルからなるメッキパス３２を蒸着する。

【００６０】第４工程：図１０（ｄ）に示すように、絶
縁膜２４の上面にフォトレジスト３３を形成し、第４の
配線層に設けられるスパイラル配線２８ｄ（図１０
（ｆ）等参照）等の配線形状をパターニングする。

【００６１】第５工程：図１０（ｅ）に示すように、配
線溝２４ａおよび絶縁膜２４の上面に金等からなる配線
用メッキ３４を形成する。

【００６２】第６工程：絶縁膜２４の上面に形成されて
いるフォトレジスト３３を除去した後に、図１０（ｆ）
に示すように、配線用メッキ３４が形成されず露出され
ている箇所のメッキパス３２をドライエッチングにより
除去する。これにより、スパイラル配線２７ｃ等が形成
された第３の配線層２６と、スパイラル配線２７ｄ等が
形成された第４の配線層２７とが同時に形成される。

【００６３】第７工程：図１０（ｇ）に示すように、第
３の配線層２６および第４の配線層２７の全面を覆うよ
うに絶縁膜２４を形成し、その絶縁膜２４の表面をドラ
イエッチングによって平坦化させる。

【００６４】第８工程：フォトレジストによるパターニ
ング工程とドライエッチングによる開口工程とを行うこ
とにより、絶縁膜４にビアホール３１ａを形成する。そ
の後、絶縁膜２４の表面およびビアホール３１ａにメッ
キパス３５を蒸着させる。絶縁膜２４上にフォトレジス
ト（不図示）を形成して第５の配線層３１に設けられる
配線の配線形状をパターニングし、図１０（ｈ）に示す
ように、絶縁膜２４の表面およびビアホール３１ａに配
線用メッキ３６を形成する。その後、フォトレジストを
除去するとともに、配線用メッキ３６が形成されず露出
されている箇所のメッキパス３５をドライエッチングに
より除去する。これにより、接続配線３０ｂ等が形成さ
れた第５の配線層３１が形成され、本実施形態の半導体
装置２１が完成される。

【００６５】本実施形態の半導体装置２１が完成される
までに要する工程数は、メッキパス蒸着工程が３回、フ
ォトレジスト工程が６回、配線用メッキ工程が３回、絶
縁膜形成工程が３回、ドライエッチング工程が８回であ
る。従って、図１８を参照して説明した従来の半導体装
置の製造工程のように各配線層を一層づつ形成する場合
に比べて、メッキパス蒸着工程、配線用メッキ工程およ
びドライエッチング工程がそれぞれ２回ずつ簡略化さ
れ、さらに１回の絶縁膜形成工程が簡略化されている。

【００６６】このように、本実施形態の半導体装置の製
造方法によれば、積層層数が増加するほど簡略される工
程数が増加し、半導体装置を多層配線構造とした場合に
おける生産性低下の抑制効果が一層大きくなる。なお、
上述した半導体装置の製造工程を繰り返し行うことによ
り、５層以上に積層された多層配線構造の半導体装置を
形成され、半導体装置の一層の高密度化を図ることがで
きる。

【００６７】

【発明の効果】以上説明したように、本発明の半導体装
置は、互いに対向するように形成されたスパイラル配線
のうち、一方の配線層に形成されたスパイラル配線を構
成する配線が、他方の配線層に形成されたスパイラル配
線の配線隙間に対向する位置にのみ設けられているの
で、互いに対向するスパイラル配線を構成する配線が重
なり合わないため、スパイラル配線同士の間に発生する
静電容量を抑制することができる。

【００６８】また、本発明の半導体装置の製造方法は、
半導体材料からなる基板上に絶縁膜を形成する工程と、
絶縁膜に、渦巻き形状に構成された配線溝部を形成する
工程と、絶縁膜の配線溝部および絶縁膜の配線溝部に囲
まれて配線溝部とは逆方向の渦巻き形状に構成された部
分の上面部にのみ配線を形成する工程とを有するので、
上記本発明の半導体装置が最適に製造されるとともに、
各配線層を一層づつ形成する場合に比べて製造工程が簡
略化され、半導体装置の生産性を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１の実施形態を示す透
視平面図である。

【図２】図１に示した半導体装置のＡ−Ａ線における断
面図である。

【図３】図１に示した半導体装置のＢ−Ｂ線における断
面図である。

【図４】図１から図３に示した半導体装置の製造工程を
示す断面図である。

【図５】本発明の半導体装置の第２の実施形態を示す透
視平面図である。

【図６】図５に示した半導体装置のＣ−Ｃ線における断
面図である。

【図７】図５に示した半導体装置のＤ−Ｄ線における断
面図である。

【図８】図５に示した半導体装置のＥ−Ｅ線における断
面図である。

【図９】図５に示した半導体装置のＦ−Ｆ線における断
面図である。

【図１０】図５から図９に示した半導体装置の製造工程
を示す断面図である。

【図１１】スパイラルインダクタが形成された従来の半
導体装置の透視平面図である。

【図１２】図１１に示した従来の半導体装置のＧ−Ｇ線
における断面図である。

【図１３】スパイラルインダクタが形成された従来の半
導体装置の他の透視平面図である。

【図１４】図１３に示した半導体装置のＨ−Ｈ線におけ
る断面図である。

【図１５】スパイラルインダクタが形成された従来の半
導体装置の更なる他の透視平面図である。

【図１６】図１５に示した半導体装置のＩ−Ｉ線におけ
る断面図である。

【図１７】図１５に示した半導体装置のＪ−Ｊ線におけ
る断面図である。

【図１８】図１５から図１７に示した半導体装置の製造
工程を示す断面図である。

【符号の説明】

１，２１ 半導体装置 ２，２２ 基板 ３，２３ 第１の配線層 ４，２４ 絶縁膜 ４ａ，２４ａ 配線溝 ５，２５ 第２の配線層 ６ａ，６ｂ，２８ａ，２８ｂ，２８ｃ，２８ｄ スパ
イラル配線 ７ａ，７ｂ，８ａ，８ｂ，２９ａ，２９ｂ，３０ａ，３
０ｂ，３０ｃ，３０ｄ接続配線 ９，２６ 第３の配線層 ９ａ，３１ａ ビアホール １０，１２，３１，３３ フォトレジスト １１，１４，３２，３５ メッキパス １３，１５，３４，３６ 配線用メッキ ２７ 第４の配線層 ３１ 第５の配線層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に複数の配線層が絶縁膜を
   間に挟んで積層され、前記複数の配線層のうち少なくと
   も互いに対面する二つの配線層には、スパイラルインダ
   クタを構成する渦巻き形状の配線パターンが互いに対向
   するように形成された半導体装置において、 前記各配線層に形成された配線パターンのうち、一方の
   前記配線層に形成された配線パターンの配線は、他方の
   前記配線層に形成された配線パターンの配線隙間に対向
   する位置にのみ設けられていることを特徴とする半導体
   装置。
2. 【請求項２】 前記一方の配線層に形成された配線パタ
   ーンを構成する配線の配線幅は、前記他方の配線層に形
   成された配線パターンの配線間隔以下の幅に設けられて
   いる請求項１に記載の半導体装置。
3. 【請求項３】 半導体材料からなる基板上に絶縁膜を形
   成する工程と、 前記絶縁膜に、渦巻き形状に構成された配線溝部を形成
   する工程と、 前記絶縁膜の前記配線溝部および前記絶縁膜の前記配線
   溝部に囲まれて前記配線溝部とは逆方向の渦巻き形状に
   構成された部分の上面部にのみ配線を形成する工程とを
   有する半導体装置の製造方法。
4. 【請求項４】 前記配線上に絶縁膜を形成する工程と、
   前記絶縁膜に、渦巻き形状に構成された配線溝部を形成
   する工程と、前記絶縁膜の前記配線溝部および前記絶縁
   膜の前記配線溝部に囲まれて前記配線溝部とは逆方向の
   渦巻き形状に構成された部分の上面部にのみ配線を形成
   する工程とが繰り返し行われる請求項３に記載の半導体
   装置の製造方法。
5. 【請求項５】 前記絶縁膜に、渦巻き形状に構成された
   配線溝部を形成する工程は、前記渦巻き形状の開口部が
   形成されたフォトレジストを前記絶縁膜の上に形成する
   工程と、 前記絶縁膜の前記フォトレジストによって開口されてい
   る部分をエッチングにより除去する工程とからなる請求
   項３または４に記載の半導体装置の製造方法。
6. 【請求項６】 前記絶縁膜に、渦巻き形状に構成された
   配線溝部を形成する工程の後に、前記絶縁膜の表面にメ
   ッキパスを蒸着させる工程を有する請求項３から５のい
   ずれか１項に記載の半導体装置の製造方法。
7. 【請求項７】 前記絶縁膜の前記配線溝部および前記絶
   縁膜の前記配線溝部に囲まれて前記配線溝部とは逆方向
   の渦巻き形状に構成された部分の上面部にのみ配線を形
   成する工程は、前記絶縁膜の前記配線溝部に囲まれて前
   記配線溝部とは逆方向の渦巻き形状に構成された部分の
   上面部にのみ、該上面部に前記配線を形成するための壁
   部をフォトレジストによって構成する工程と、 前記配線溝部と前記上面部とに金属メッキを形成する工
   程と、 前記上面部に構成された壁部を除去する工程とからなる
   請求項３から６のいずれか１項に記載の半導体装置の製
   造方法。