JP3079650B2 - 磁気トランジスタ - Google Patents
磁気トランジスタInfo
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- JP3079650B2 JP3079650B2 JP03162590A JP16259091A JP3079650B2 JP 3079650 B2 JP3079650 B2 JP 3079650B2 JP 03162590 A JP03162590 A JP 03162590A JP 16259091 A JP16259091 A JP 16259091A JP 3079650 B2 JP3079650 B2 JP 3079650B2
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Description
【０００１】
【産業上の利用分野】この発明は、磁界の強さを測定す
る磁気トランジスタに関する。
る磁気トランジスタに関する。
【０００２】
【従来の技術】従来の磁気トランジスタとしては、例え
ば図８及び図９に示すようなものがある。ｎ型基板６１
の主面に１個のｐ＋ソース領域６２と１対のｐ＋ドレイ
ン領域６３，６４が離隔して形成されている。また、１
個のｐ＋ソース領域６２と１対のｐ＋ドレイン領域６
３，６４との間におけるｎ型基板６１上には、ｎ型基板
６１にチャネル６５を誘起させるためのゲート電極６６
がゲート絶縁膜６７を介して形成されている。
ば図８及び図９に示すようなものがある。ｎ型基板６１
の主面に１個のｐ＋ソース領域６２と１対のｐ＋ドレイ
ン領域６３，６４が離隔して形成されている。また、１
個のｐ＋ソース領域６２と１対のｐ＋ドレイン領域６
３，６４との間におけるｎ型基板６１上には、ｎ型基板
６１にチャネル６５を誘起させるためのゲート電極６６
がゲート絶縁膜６７を介して形成されている。
【０００３】そして、基板面に垂直に被検磁界がかかる
と、チャネル６５を流れるソース領域６２からのキャリ
ヤがローレンツ力を受けて偏向され、１対のドレイン領
域６３，６４のうちの一方に多く流れ込むようになる。
したがって１対のドレインを差動的に動作させることに
より、被検磁界の強さに対応した差動出力を得ることが
できる。また、このような動作において、ゲート電極６
６に印加するバイアス電圧の値によりチャネル６５の厚
さが制御されて、磁界の検出感度が調節される。磁気ト
ランジスタは、トランジスタの増幅作用が利用できるの
で高感度が得られる。
と、チャネル６５を流れるソース領域６２からのキャリ
ヤがローレンツ力を受けて偏向され、１対のドレイン領
域６３，６４のうちの一方に多く流れ込むようになる。
したがって１対のドレインを差動的に動作させることに
より、被検磁界の強さに対応した差動出力を得ることが
できる。また、このような動作において、ゲート電極６
６に印加するバイアス電圧の値によりチャネル６５の厚
さが制御されて、磁界の検出感度が調節される。磁気ト
ランジスタは、トランジスタの増幅作用が利用できるの
で高感度が得られる。
【０００４】
【発明が解決しようとする課題】従来の磁気トランジス
タは、２個のドレイン領域に対し、共通の１個のゲート
電極が設けられ、この２個のドレイン領域から被検磁界
の強さに対応した差動出力を得るようになっていたた
め、２個のドレイン領域に対するゲート電極の位置ずれ
や基板内の応力等に起因するオフセットが誤差として出
力に含まれてしまうという問題があった。
タは、２個のドレイン領域に対し、共通の１個のゲート
電極が設けられ、この２個のドレイン領域から被検磁界
の強さに対応した差動出力を得るようになっていたた
め、２個のドレイン領域に対するゲート電極の位置ずれ
や基板内の応力等に起因するオフセットが誤差として出
力に含まれてしまうという問題があった。
【０００５】そこで、この発明は、構造等に起因するオ
フセット誤差を顕著に低減することのできる磁気トラン
ジスタを提供することを目的とする。
フセット誤差を顕著に低減することのできる磁気トラン
ジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は上記課題を解
決するために、キャリヤ注入用の注入領域と、被検磁界
に対応した差動出力を得る１対の出力領域と、前記注入
領域と１対の出力領域との間のキャリヤ通路制御用の制
御バイアスを印加する制御領域とを有する磁気トランジ
スタにおいて、前記出力領域を前記注入領域に対して対
称位置に複数対形成し、該複数対の出力領域から被検磁
界に対応した差動出力を得るように構成してなることを
要旨とする。
決するために、キャリヤ注入用の注入領域と、被検磁界
に対応した差動出力を得る１対の出力領域と、前記注入
領域と１対の出力領域との間のキャリヤ通路制御用の制
御バイアスを印加する制御領域とを有する磁気トランジ
スタにおいて、前記出力領域を前記注入領域に対して対
称位置に複数対形成し、該複数対の出力領域から被検磁
界に対応した差動出力を得るように構成してなることを
要旨とする。
【０００７】
【作用】上記構成により、複数対の出力領域に対する制
御領域の位置ずれ或いは基板内の応力等に起因するオフ
セットが、対称位置に形成された出力領域対同士の間で
打消され、オフセット誤差が顕著に低減される。
御領域の位置ずれ或いは基板内の応力等に起因するオフ
セットが、対称位置に形成された出力領域対同士の間で
打消され、オフセット誤差が顕著に低減される。
【０００８】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【０００９】図１ないし図３は、この発明の第１実施例
を示す図である。この実施例は、ｐＭＯＳ型磁気トラン
ジスタに適用されている。
を示す図である。この実施例は、ｐＭＯＳ型磁気トラン
ジスタに適用されている。
【００１０】図１及び図２において、１はｎ型基板であ
り、その主面には、注入領域としての１個のｐ＋ソース
領域２が形成され、ｐ＋ソース領域２を中心とした対称
位置に、出力領域としての４対のｐ＋ドレイン領域３と
４、５と６、７と８、９と１０が形成されている。ま
た、ｐ＋ソース領域２と、これらのｐ＋ドレイン領域３
と４、５と６、７と８、９と１０との間におけるｎ型基
板１上には、ｎ型基板１にチャネル１３を誘起させるた
めのゲート電極１１がゲート絶縁膜１２を介して形成さ
れている。ゲート電極１１とゲート絶縁膜１２とは、そ
れぞれｐ＋ソース領域２の部分を中心とした１個のリン
グで形成され、このゲート電極１１により、制御領域が
構成されている。
り、その主面には、注入領域としての１個のｐ＋ソース
領域２が形成され、ｐ＋ソース領域２を中心とした対称
位置に、出力領域としての４対のｐ＋ドレイン領域３と
４、５と６、７と８、９と１０が形成されている。ま
た、ｐ＋ソース領域２と、これらのｐ＋ドレイン領域３
と４、５と６、７と８、９と１０との間におけるｎ型基
板１上には、ｎ型基板１にチャネル１３を誘起させるた
めのゲート電極１１がゲート絶縁膜１２を介して形成さ
れている。ゲート電極１１とゲート絶縁膜１２とは、そ
れぞれｐ＋ソース領域２の部分を中心とした１個のリン
グで形成され、このゲート電極１１により、制御領域が
構成されている。
【００１１】このような構成において、基板面に垂直に
被検磁界がかかると、チャネル１３を流れるｐ＋ソース
領域２からのキャリヤがローレンツ力を受けて偏向さ
れ、各対のｐ＋ドレイン領域３と４、５と６、７と８、
９と１０のうちの一方に多く流れ込むようになる。した
がって、各対のドレインを差動的に動作させることによ
り、各対のドレインから被検磁界の強さに対応した差動
出力を得ることが可能となる。
被検磁界がかかると、チャネル１３を流れるｐ＋ソース
領域２からのキャリヤがローレンツ力を受けて偏向さ
れ、各対のｐ＋ドレイン領域３と４、５と６、７と８、
９と１０のうちの一方に多く流れ込むようになる。した
がって、各対のドレインを差動的に動作させることによ
り、各対のドレインから被検磁界の強さに対応した差動
出力を得ることが可能となる。
【００１２】ここで、図３の例に示すように、各対のｐ
＋ドレイン領域３と４、５と６、７と８、９と１０に対
し、ゲート電極１１が位置ずれしている場合を考える。
このとき、例えば２個のｐ＋ドレイン領域３，４の出力
には、それぞれ位置ずれに起因するオフセットが含まれ
る。一方、これと対向する２個のｐ＋ドレイン領域７，
８における位置ずれによるオフセットは、上記２個のｐ
＋ドレイン領域３，４のそれと大きさが等しく、且つ反
対向きに生じる。したがって、ｐ＋ドレイン領域３と７
及び４と８をたすき掛け状に接続することにより、各対
のｐ＋ドレイン領域３と４、７と８に含まれるオフセッ
トを打消すことができて１次のレベルまで低減すること
が可能となる。また４個のｐ＋ドレイン領域３と７、４
と８を上記のように接続することにより、被検磁界の強
さに対応した差動出力を増大させることができてセンサ
感度を向上させることが可能となる。
＋ドレイン領域３と４、５と６、７と８、９と１０に対
し、ゲート電極１１が位置ずれしている場合を考える。
このとき、例えば２個のｐ＋ドレイン領域３，４の出力
には、それぞれ位置ずれに起因するオフセットが含まれ
る。一方、これと対向する２個のｐ＋ドレイン領域７，
８における位置ずれによるオフセットは、上記２個のｐ
＋ドレイン領域３，４のそれと大きさが等しく、且つ反
対向きに生じる。したがって、ｐ＋ドレイン領域３と７
及び４と８をたすき掛け状に接続することにより、各対
のｐ＋ドレイン領域３と４、７と８に含まれるオフセッ
トを打消すことができて１次のレベルまで低減すること
が可能となる。また４個のｐ＋ドレイン領域３と７、４
と８を上記のように接続することにより、被検磁界の強
さに対応した差動出力を増大させることができてセンサ
感度を向上させることが可能となる。
【００１３】対向する他の各２個のｐ＋ドレイン領域５
と６、９と１０についても、上記と同様の接続を行うこ
とによりオフセットを低減することが可能となる。この
場合、ゲート電極１１の位置ずれとは、横方向のずれ、
回転方向のずれ、或いはそれらの組合せによる複合的な
ずれを云うが、４対のｐ＋ドレイン領域における３，
５，７，９と４，６，８，１０とをそれぞれ共通接続し
た上で差動的に動作させることにより、これらの位置ず
れに起因するオフセットを打消し且つセンサ感度を向上
させることが可能となる。また、基板内の応力等に起因
するオフセットも上記接続により低減される。
と６、９と１０についても、上記と同様の接続を行うこ
とによりオフセットを低減することが可能となる。この
場合、ゲート電極１１の位置ずれとは、横方向のずれ、
回転方向のずれ、或いはそれらの組合せによる複合的な
ずれを云うが、４対のｐ＋ドレイン領域における３，
５，７，９と４，６，８，１０とをそれぞれ共通接続し
た上で差動的に動作させることにより、これらの位置ず
れに起因するオフセットを打消し且つセンサ感度を向上
させることが可能となる。また、基板内の応力等に起因
するオフセットも上記接続により低減される。
【００１４】また、被検磁界の検出動作においてゲート
電極１１に印加するバイアス電圧の値によりチャネル１
３の厚さが制御されて被検磁界の検出感度が調節され
る。
電極１１に印加するバイアス電圧の値によりチャネル１
３の厚さが制御されて被検磁界の検出感度が調節され
る。
【００１５】この実施例の磁気トランジスタは標準的な
ＭＯＳプロセスにより製造することができる。また、ｐ
ＭＯＳ型のみに限らず、ｎＭＯＳ型としてもよく、さら
にエンハンスメント型及びデプリーション型としてもよ
い。
ＭＯＳプロセスにより製造することができる。また、ｐ
ＭＯＳ型のみに限らず、ｎＭＯＳ型としてもよく、さら
にエンハンスメント型及びデプリーション型としてもよ
い。
【００１６】図４及び図５には、本発明の第２実施例を
示す。この実施例は、ｐチャネルのＪＦＥＴ型磁気トラ
ンジスタに適用されている。
示す。この実施例は、ｐチャネルのＪＦＥＴ型磁気トラ
ンジスタに適用されている。
【００１７】図４及び図５において、１４はｐ型基板、
１５はｐ＋分離領域、１６はｎ＋埋込層、１７はコンタ
クト用のｎ＋拡散領域、１８はｎ型エピタキシャル層、
１９はｐウェルであり、ｐウェル１９内に、注入領域と
しての１個のｐ＋ソース領域２０が形成され、ｐ＋ソー
ス領域２０を中心とした対称位置に、出力領域としての
４対のｐ＋ドレイン領域２１と２２、２３と２４、２５
と２６、２７と２８が形成されている。また、ｐ＋ソー
ス領域２０と、これらのｐ＋ドレイン領域２１と２２，
２３と２４、２５と２６、２７と２８との間に制御領域
としてｎ＋ゲート領域２９とこれに接触したポリシリコ
ンゲート３０とが形成されている。ｎ＋ゲート領域２９
とポリシリコンゲート３０とは、ｐ＋ソース領域２０を
中心として１個のリング状に形成されている。ｎ＋ゲー
ト領域２９とｎ＋埋込層１６とでＪＦＥＴ構造の二重ゲ
ートが構成されている。上側ゲートであるｎ＋ゲート領
域２９と下側ゲートであるｎ＋埋込層１６とにゲートバ
イアス電圧を印加することにより上下に空乏層３１，３
２が形成されてチャネル３３の厚さ及び感度が効果的に
制御されるようになっている。
１５はｐ＋分離領域、１６はｎ＋埋込層、１７はコンタ
クト用のｎ＋拡散領域、１８はｎ型エピタキシャル層、
１９はｐウェルであり、ｐウェル１９内に、注入領域と
しての１個のｐ＋ソース領域２０が形成され、ｐ＋ソー
ス領域２０を中心とした対称位置に、出力領域としての
４対のｐ＋ドレイン領域２１と２２、２３と２４、２５
と２６、２７と２８が形成されている。また、ｐ＋ソー
ス領域２０と、これらのｐ＋ドレイン領域２１と２２，
２３と２４、２５と２６、２７と２８との間に制御領域
としてｎ＋ゲート領域２９とこれに接触したポリシリコ
ンゲート３０とが形成されている。ｎ＋ゲート領域２９
とポリシリコンゲート３０とは、ｐ＋ソース領域２０を
中心として１個のリング状に形成されている。ｎ＋ゲー
ト領域２９とｎ＋埋込層１６とでＪＦＥＴ構造の二重ゲ
ートが構成されている。上側ゲートであるｎ＋ゲート領
域２９と下側ゲートであるｎ＋埋込層１６とにゲートバ
イアス電圧を印加することにより上下に空乏層３１，３
２が形成されてチャネル３３の厚さ及び感度が効果的に
制御されるようになっている。
【００１８】このような構成において、基板面に垂直に
被検磁界がかかると、チャネル３３を流れるｐ＋ソース
領域２０からのキャリヤがローレンツ力を受けて偏向さ
れ、各対のｐ＋ドレイン領域２１と２２、２３と２４、
２５と２６、２７と２８のうちの一方に多く流れ込むよ
うになる。したがって、各対のドレインを差動的に動作
させることにより、各対のドレインから被検磁界の強さ
に対応した差動出力を得ることが可能となる。４対のｐ
＋ドレイン領域における２１，２３，２５，２７と２
２，２４，２６，２８をそれぞれ共通接続した上で差動
的に動作させることにより、各対のｐ＋ドレイン領域２
１と２２、２３と２４、２５と２６、２７と２８に対
し、ｎ＋ゲート領域２９が位置ずれしている場合及び基
板内の応力等に起因するオフセットが低減され、またセ
ンサ感度が向上する作用は、前記第１実施例のものとほ
ぼ同様である。
被検磁界がかかると、チャネル３３を流れるｐ＋ソース
領域２０からのキャリヤがローレンツ力を受けて偏向さ
れ、各対のｐ＋ドレイン領域２１と２２、２３と２４、
２５と２６、２７と２８のうちの一方に多く流れ込むよ
うになる。したがって、各対のドレインを差動的に動作
させることにより、各対のドレインから被検磁界の強さ
に対応した差動出力を得ることが可能となる。４対のｐ
＋ドレイン領域における２１，２３，２５，２７と２
２，２４，２６，２８をそれぞれ共通接続した上で差動
的に動作させることにより、各対のｐ＋ドレイン領域２
１と２２、２３と２４、２５と２６、２７と２８に対
し、ｎ＋ゲート領域２９が位置ずれしている場合及び基
板内の応力等に起因するオフセットが低減され、またセ
ンサ感度が向上する作用は、前記第１実施例のものとほ
ぼ同様である。
【００１９】この実施例の磁気トランジスタは、標準的
なバイポーラプロセスにより製造することができる。ま
た、ｐチャネル型のみに限らずｎチャネル型としてもよ
い。
なバイポーラプロセスにより製造することができる。ま
た、ｐチャネル型のみに限らずｎチャネル型としてもよ
い。
【００２０】図６及び図７には、本発明の第３実施例を
示す。この実施例は、ｐｎｐ型バイポーラ磁気トランジ
スタに適用されている。
示す。この実施例は、ｐｎｐ型バイポーラ磁気トランジ
スタに適用されている。
【００２１】図６及び図７において、３５はｐ型基板、
３６はｐ＋分離領域、３７はｎ型エピタキシャル層であ
り、ｎ型エピタキシャル層３７には、中央ｎ＋ベースコ
ンタクト領域３８を中心として注入領域としての４個の
ｐ＋エミッタ領域４３，４４，４５，４６が形成されて
いる。また、この４個のｐ＋エミッタ領域４３，４４，
４５，４６に対する対称位置に出力領域としての４対の
ｐ＋コレクタ領域４７と４８、４９と５０、５１と５
２、５３と５４が形成されている。さらに各対のｐ＋コ
レクタ領域４７と４８、４９と５０、５１と５２、５３
と５４の外側にそれぞれ外側ｎ＋ベースコンタクト領域
３９，４０，４１，４２が形成されている。制御領域と
しての外側ｎ＋ベースコンタクト領域３９，４０，４
１，４２と中央ｎ＋ベースコンタクト領域３８との間に
それぞれバイアス電圧を印加すると、ｎ型エピタキシャ
ル層３７内に４個の放射状ドリフト領域が形成され、ｎ
型エピタキシャル層３７がアクティブベース領域となっ
てデバイス効率が高められるようになっている。
３６はｐ＋分離領域、３７はｎ型エピタキシャル層であ
り、ｎ型エピタキシャル層３７には、中央ｎ＋ベースコ
ンタクト領域３８を中心として注入領域としての４個の
ｐ＋エミッタ領域４３，４４，４５，４６が形成されて
いる。また、この４個のｐ＋エミッタ領域４３，４４，
４５，４６に対する対称位置に出力領域としての４対の
ｐ＋コレクタ領域４７と４８、４９と５０、５１と５
２、５３と５４が形成されている。さらに各対のｐ＋コ
レクタ領域４７と４８、４９と５０、５１と５２、５３
と５４の外側にそれぞれ外側ｎ＋ベースコンタクト領域
３９，４０，４１，４２が形成されている。制御領域と
しての外側ｎ＋ベースコンタクト領域３９，４０，４
１，４２と中央ｎ＋ベースコンタクト領域３８との間に
それぞれバイアス電圧を印加すると、ｎ型エピタキシャ
ル層３７内に４個の放射状ドリフト領域が形成され、ｎ
型エピタキシャル層３７がアクティブベース領域となっ
てデバイス効率が高められるようになっている。
【００２２】このような構成において、基板面に垂直に
被検磁界がかかると、ベース領域を流れる各ｐ＋エミッ
タ領域４３，４４，４５，４６からの少数キャリヤがロ
ーレンツ力を受けて偏向され、各対のｐ＋コレクタ領域
４７と４８、４９と５０、５１と５２、５３と５４のう
ちの一方に多く流れ込むようになる。したがって、各対
のコレクタを差動的に動作させることにより、各対のコ
レクタから被検磁界の強さに対応した差動出力を得るこ
とが可能となる。４対のｐ＋コレクタ領域における４
７，４９，５１，５３と４８，５０，５２，５４をそれ
ぞれ共通接続した上で差動的に動作させることにより、
各対のｐ＋コレクタ領域４７と４８、４９と５０、５１
と５２、５３と５４に対しｎ＋ベースコンタクト領域３
８，３９，４０，４１，４２が位置ずれしている場合及
び基板内の応力等に起因するオフセットが低減され、ま
たセンサ感度が向上する作用は、前記第１実施例等のも
のとほぼ同様である。
被検磁界がかかると、ベース領域を流れる各ｐ＋エミッ
タ領域４３，４４，４５，４６からの少数キャリヤがロ
ーレンツ力を受けて偏向され、各対のｐ＋コレクタ領域
４７と４８、４９と５０、５１と５２、５３と５４のう
ちの一方に多く流れ込むようになる。したがって、各対
のコレクタを差動的に動作させることにより、各対のコ
レクタから被検磁界の強さに対応した差動出力を得るこ
とが可能となる。４対のｐ＋コレクタ領域における４
７，４９，５１，５３と４８，５０，５２，５４をそれ
ぞれ共通接続した上で差動的に動作させることにより、
各対のｐ＋コレクタ領域４７と４８、４９と５０、５１
と５２、５３と５４に対しｎ＋ベースコンタクト領域３
８，３９，４０，４１，４２が位置ずれしている場合及
び基板内の応力等に起因するオフセットが低減され、ま
たセンサ感度が向上する作用は、前記第１実施例等のも
のとほぼ同様である。
【００２３】この実施例の磁気トランジスタは、標準的
なバイポーラプロセスにより製造することができる。ま
たｐｎｐ型のみに限らずｎｐｎ型としてもよい。
なバイポーラプロセスにより製造することができる。ま
たｐｎｐ型のみに限らずｎｐｎ型としてもよい。
【００２４】
【発明の効果】以上説明したように、この発明によれ
ば、出力領域を注入領域に対して対称位置に複数対形成
し、この複数対の出力領域から被検磁界に対応した差動
出力を得るようにしたため、複数対の出力領域に対する
制御領域の位置ずれ或いは基板内の応力等に起因するオ
フセットが対称位置に形成された出力領域対同士の間で
打消されてオフセット誤差を顕著に低減することができ
る。
ば、出力領域を注入領域に対して対称位置に複数対形成
し、この複数対の出力領域から被検磁界に対応した差動
出力を得るようにしたため、複数対の出力領域に対する
制御領域の位置ずれ或いは基板内の応力等に起因するオ
フセットが対称位置に形成された出力領域対同士の間で
打消されてオフセット誤差を顕著に低減することができ
る。
【図１】この発明に係る磁気トランジスタの第１実施例
を示す縦断面図である。
を示す縦断面図である。
【図２】上記第１実施例の平面図である。
【図３】上記第１実施例においてオフセット低減のため
のドレイン領域対同士の接続態様を説明するための図で
ある。
のドレイン領域対同士の接続態様を説明するための図で
ある。
【図４】この発明の第２実施例を示す縦断面図である。
【図５】上記第２実施例の平面図である。
【図６】この発明の第３実施例を示す縦断面図である。
【図７】上記第３実施例の平面図である。
【図８】従来の磁気トランジスタの縦断面図である。
【図９】上記従来例の平面図等である。
【符号の説明】 ２，２０ ソース領域（注入領域） ３〜１０，２１〜２８ ドレイン領域（出力領域） １１ ゲート電極（制御領域） ２９ ゲート電極（制御領域） ３８〜４２ ベースコンタクト領域（制御領域） ４３〜４６ エミッタ領域（注入領域） ４７〜５４ コレクタ領域（出力領域）
Claims (1)
- 【請求項１】 キャリヤ注入用の注入領域と、被検磁界
に対応した差動出力を得る１対の出力領域と、前記注入
領域と１対の出力領域との間のキャリヤ通路制御用の制
御バイアスを印加する制御領域とを有する磁気トランジ
スタにおいて、 前記出力領域を前記注入領域に対して対称位置に複数対
形成し、該複数対の出力領域から被検磁界に対応した差
動出力を得るように構成してなることを特徴とする磁気
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03162590A JP3079650B2 (ja) | 1991-07-03 | 1991-07-03 | 磁気トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03162590A JP3079650B2 (ja) | 1991-07-03 | 1991-07-03 | 磁気トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513781A JPH0513781A (ja) | 1993-01-22 |
| JP3079650B2 true JP3079650B2 (ja) | 2000-08-21 |
Family
ID=15757484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03162590A Expired - Fee Related JP3079650B2 (ja) | 1991-07-03 | 1991-07-03 | 磁気トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079650B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577476B1 (en) | 2002-03-28 | 2003-06-10 | International Business Machines Corporation | Flux guide structure for a spin valve transistor which includes a slider body semiconductor layer |
-
1991
- 1991-07-03 JP JP03162590A patent/JP3079650B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0513781A (ja) | 1993-01-22 |
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