JP3062413B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電子部品を実装する配線
基板内に容量発生領域（バイパスコンデンサ）を持つ半
導体装置及びその製造方法に関するものである。
基板内に容量発生領域（バイパスコンデンサ）を持つ半
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】現在、製造されている回路基板内では様
々な雑音が発生している。この雑音は回路動作に悪影響
を及ぼし、回路の誤動作を起こす要因となっている。そ
こで回路設計者は回路設計時に基板内雑音防止対策の１
つとして半導体装置の近傍にバイパスコンデンサを挿入
した回路を作成する。このバイパスコンデンサは半導体
装置のグランド電位部と電源電位部との間に挿入される
コンデンサで、基板内雑音の防止に対して大変有効であ
り、一般的によく利用される。前記コンデンサの実装部
品のタイプは挿入部品、面実装部品などがあり、種類と
してはセラミックコンデンサ、タンタル電解コンデンサ
などがある。また、セラミック多層配線基板において
は、層内に容量発生領域を有するものもある。この方式
によると、配線基板上の電子部品数を少なくすることが
でき、部品コストを少なくでき、また配線基板の部品実
装面を有効に使用できる。これらの理由でセラミック多
層配線基板においてはコンデンサ内蔵の基板も使用され
つつある。図２は従来のコンデンサ内蔵の半導体装置の
断面図の一例である。
々な雑音が発生している。この雑音は回路動作に悪影響
を及ぼし、回路の誤動作を起こす要因となっている。そ
こで回路設計者は回路設計時に基板内雑音防止対策の１
つとして半導体装置の近傍にバイパスコンデンサを挿入
した回路を作成する。このバイパスコンデンサは半導体
装置のグランド電位部と電源電位部との間に挿入される
コンデンサで、基板内雑音の防止に対して大変有効であ
り、一般的によく利用される。前記コンデンサの実装部
品のタイプは挿入部品、面実装部品などがあり、種類と
してはセラミックコンデンサ、タンタル電解コンデンサ
などがある。また、セラミック多層配線基板において
は、層内に容量発生領域を有するものもある。この方式
によると、配線基板上の電子部品数を少なくすることが
でき、部品コストを少なくでき、また配線基板の部品実
装面を有効に使用できる。これらの理由でセラミック多
層配線基板においてはコンデンサ内蔵の基板も使用され
つつある。図２は従来のコンデンサ内蔵の半導体装置の
断面図の一例である。
【０００３】図２に示す半導体装置２１では、半導体素
子２２と電極２４を備えたセラミック基板２３の内部の
ビアホール２５とビアホール２５の間に内層電極２６と
誘電体２７からなる容量発生領域を形成してバイパスコ
ンデンサとしている。例えば特開平４−２８０４９６号
公報に提案された方法によると、セラミック組成のグリ
ーンシートに所望のビアを形成し、そのビアに導体ペー
ストを充填する。前記シートに導体ペーストにて内層電
極パターンをスクリーン印刷し、配線パターンが覆われ
るように誘電体ペーストをスクリーン印刷する。この印
刷物を乾燥した後、導体ペーストにて誘電体形成部上に
内層電極２６を印刷する。前記工程を繰り返し、導電層
と誘電体層を交互に形成し、容量発生領域を形成する。
子２２と電極２４を備えたセラミック基板２３の内部の
ビアホール２５とビアホール２５の間に内層電極２６と
誘電体２７からなる容量発生領域を形成してバイパスコ
ンデンサとしている。例えば特開平４−２８０４９６号
公報に提案された方法によると、セラミック組成のグリ
ーンシートに所望のビアを形成し、そのビアに導体ペー
ストを充填する。前記シートに導体ペーストにて内層電
極パターンをスクリーン印刷し、配線パターンが覆われ
るように誘電体ペーストをスクリーン印刷する。この印
刷物を乾燥した後、導体ペーストにて誘電体形成部上に
内層電極２６を印刷する。前記工程を繰り返し、導電層
と誘電体層を交互に形成し、容量発生領域を形成する。
【０００４】
【発明が解決しようとする課題】しかしながらこの方法
によると、電子部品数を減らすことはできるが、セラミ
ック基板内に容量発生領域を形成する際に導体と誘電体
を交互に数回印刷する必要があり、工数が多くなる。ま
た内層を形成するには、少なくとも４層以上の多層基板
となってしまう。さらには配線領域が小さくなる等の問
題もある。
によると、電子部品数を減らすことはできるが、セラミ
ック基板内に容量発生領域を形成する際に導体と誘電体
を交互に数回印刷する必要があり、工数が多くなる。ま
た内層を形成するには、少なくとも４層以上の多層基板
となってしまう。さらには配線領域が小さくなる等の問
題もある。
【０００５】本発明は上記課題を解決するため、高密度
で、かつ部品数のセラミック配線基板を提供し、高機能
で安価なパッケージの供給を可能にする半導体装置及び
その製造方法を提供することを目的とする。
で、かつ部品数のセラミック配線基板を提供し、高機能
で安価なパッケージの供給を可能にする半導体装置及び
その製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、半導体素子を備えたセラミ
ック配線基板を含む半導体装置において、セラミック配
線基板の厚さ方向に貫通するビアホール内に、導電性物
質と誘電性物質がそれぞれ充填され、前記セラミック配
線基板の第一面にグランド電位の導体層を備え、セラミ
ック配線基板の第二面に電源電位の導体層を備え、第一
面の電位と第二面の電位とが異なる前記グランド電位の
導体層と電源電位の導体層とに挟まれ、前記ビアホール
に充填された誘電性物質は、前記第一面と第二面の導体
層の焼結形成の際に同時に焼成されて容量発生領域を形
成しており、 かつ、前記焼結済みセラミック配線基板上
に半導体素子がフリップチップ実装されていることを特
徴とする。
め、本発明の半導体装置は、半導体素子を備えたセラミ
ック配線基板を含む半導体装置において、セラミック配
線基板の厚さ方向に貫通するビアホール内に、導電性物
質と誘電性物質がそれぞれ充填され、前記セラミック配
線基板の第一面にグランド電位の導体層を備え、セラミ
ック配線基板の第二面に電源電位の導体層を備え、第一
面の電位と第二面の電位とが異なる前記グランド電位の
導体層と電源電位の導体層とに挟まれ、前記ビアホール
に充填された誘電性物質は、前記第一面と第二面の導体
層の焼結形成の際に同時に焼成されて容量発生領域を形
成しており、 かつ、前記焼結済みセラミック配線基板上
に半導体素子がフリップチップ実装されていることを特
徴とする。
【０００７】前記半導体装置においては、半導体素子を
備えたセラミック配線基板の半導体素子側に電極を１
層、反対面に電極を１層備えたことが好ましい。
備えたセラミック配線基板の半導体素子側に電極を１
層、反対面に電極を１層備えたことが好ましい。
【０００８】次に本発明の半導体装置の製造方法は、セ
ラミックグリーンシートの厚さ方向に、導電性物質充填
用のビアホールと誘電性物質充填用のビアホールを貫通
して設け、 前記導電性物質充填用のビアホールに導電性
物質を充填し、前記誘電性物質充 填用のビアホールに誘
電性物質を充填し、 前記誘電性物質が充填されたビアホ
ールの端を挟むように導体ペーストを印刷して配線パタ
ーンを形成し、 次いで、焼成して前記誘電性物質を充填
したビアホールを容量発生領域に形成し、 前記焼結済み
セラミック配線基板上に半導体素子をフリップチップ実
装することを特徴とする。
ラミックグリーンシートの厚さ方向に、導電性物質充填
用のビアホールと誘電性物質充填用のビアホールを貫通
して設け、 前記導電性物質充填用のビアホールに導電性
物質を充填し、前記誘電性物質充 填用のビアホールに誘
電性物質を充填し、 前記誘電性物質が充填されたビアホ
ールの端を挟むように導体ペーストを印刷して配線パタ
ーンを形成し、 次いで、焼成して前記誘電性物質を充填
したビアホールを容量発生領域に形成し、 前記焼結済み
セラミック配線基板上に半導体素子をフリップチップ実
装することを特徴とする。
【０００９】
【作用】前記本発明の半導体装置及びその製造方法によ
れば、セラミック配線基板の内部に導電性物質を充填し
たビアホールと誘電性物質を充填したビアホールとを備
え、前記ビアホールに充填された誘電性物質は、第一面
と第二面の導体層の焼結形成の際に同時に焼成されて容
量発生領域を形成することにより、雑音対策に有効なバ
イパスコンデンサを基板上に実装する必要がなくなり、
コンデンサ部品を減らすことができ、部品のコスト削減
が可能となる。
れば、セラミック配線基板の内部に導電性物質を充填し
たビアホールと誘電性物質を充填したビアホールとを備
え、前記ビアホールに充填された誘電性物質は、第一面
と第二面の導体層の焼結形成の際に同時に焼成されて容
量発生領域を形成することにより、雑音対策に有効なバ
イパスコンデンサを基板上に実装する必要がなくなり、
コンデンサ部品を減らすことができ、部品のコスト削減
が可能となる。
【００１０】また半導体素子を備えたセラミック配線基
板の第一面にグランド電位の導体層を備え、セラミック
配線基板の第二面に電源電位の導体層を備え、第一面の
電位と第二面の電位とが異なる前記グランド電位の導体
層と電源電位の導体層とに挟まれ、前記ビアホールに充
填された誘電性物質は、前記第一面と第二面の導体層の
焼結形成の際に同時に焼成されて容量発生領域を形成し
ており、かつ前記焼結済みセラミック配線基板上に半導
体素子がフリップチップ実装されていることにより、非
常に小さな領域にコンデンサを内蔵させることができ
る。
板の第一面にグランド電位の導体層を備え、セラミック
配線基板の第二面に電源電位の導体層を備え、第一面の
電位と第二面の電位とが異なる前記グランド電位の導体
層と電源電位の導体層とに挟まれ、前記ビアホールに充
填された誘電性物質は、前記第一面と第二面の導体層の
焼結形成の際に同時に焼成されて容量発生領域を形成し
ており、かつ前記焼結済みセラミック配線基板上に半導
体素子がフリップチップ実装されていることにより、非
常に小さな領域にコンデンサを内蔵させることができ
る。
【００１１】また半導体素子を備えたセラミック配線基
板の半導体素子側に電極を１層、反対面に電極を１層備
えるという本発明の好ましい例によれば、コンデンサ内
蔵基板を２層基板で構成することが可能となる。
板の半導体素子側に電極を１層、反対面に電極を１層備
えるという本発明の好ましい例によれば、コンデンサ内
蔵基板を２層基板で構成することが可能となる。
【００１２】
【実施例】以下本発明を実施例を用いて具体的に説明す
る。
る。
【００１３】図１は本実施例におけるセラミック配線基
板にコンデンサを内蔵した半導体装置１の断面図を示
す。この半導体装置は、半導体素子２及びセラミック配
線基板３を備え、基板３の素子側の面にはグランド電位
配線５、反対面には電源電位配線６が形成されている。
グランド電位配線５と電源電位配線６とに挟まれた領域
に設けられたビア孔４には導体ペーストまたは誘電体ペ
ースト７が充填されている。
板にコンデンサを内蔵した半導体装置１の断面図を示
す。この半導体装置は、半導体素子２及びセラミック配
線基板３を備え、基板３の素子側の面にはグランド電位
配線５、反対面には電源電位配線６が形成されている。
グランド電位配線５と電源電位配線６とに挟まれた領域
に設けられたビア孔４には導体ペーストまたは誘電体ペ
ースト７が充填されている。
【００１４】基板３の形成用素材として、汎用のセラミ
ックグリーンシートを使用した。導体ペーストは、Ｃｕ
Ｏ粉末（平均粒径３μｍ）に接着強度を得るためのガラ
スフリット（日本電気硝子社製 ＬＳ−０８０３ガラス
粉末、平均粒径３μｍ）を２．５重量％加えたものを無
機成分とし、有機バインダであるエチルセルロースをタ
ーピネオールに溶かしたビヒクルを加えて、３段ロール
により適度な粘度になるように混合して作製した。ビア
孔４の内部に誘電体７を形成するために用いる誘電体ペ
ーストは誘電体組成（モル比）が、Ｐｂ1.0Ｃａ
0.01（Ｍｇ1/3Ｎｂ2/3）0.8Ｔｉ0.125（Ｎｉ1/2Ｗ1/2）
0.075Ｏ3.01となるように配合し、配合済み粉末に有機
バインダとしてポリビニルブチラール、可塑剤としてジ
−ｎ−ブチルフタレートを１５重量％加えて、３段ロー
ルにより適度な粘度になるように混合して作製した。ま
ず、前記グリーンシートにビア孔をあけ、導体用のビア
ホールをマスクして前記誘電体ペーストでビアホールを
グリーンシートの下から吸引しながらスクリーン印刷で
埋めた。次に高誘電体をビアホール埋めした部分にマス
クを行い、前記導体ペーストでグリーンシートの下から
吸引しながらスクリーン印刷で埋め、空気中で乾燥し
た。次に前記積層体を空気中、６００℃の温度において
脱バインダを行なった。その後積層体を水素ガス１００
％雰囲気中で２００℃、５時間で還元した。この時のＣ
ｕ層をＸ線回折により分析したところ１００％Ｃｕであ
ることを確認した。最後に純窒素中９００℃のメッシュ
ベルト炉で焼成した。焼成済みのセラミック基板にビア
孔埋め後のグリーンシートに、半導体素子２のグランド
配線と電源配線とで高誘電体を充填しているビアホール
の端を挟むように導体ペーストでスクリーン印刷して配
線パターンを形成した。その後に純窒素中９００℃のメ
ッシュベルト炉で焼成した。配線パターン用導体として
は、一般に市販されているデュポン（Dupont）社製ＱＰ
１５３ペーストを使用した。前記焼結済みセラミック配
線基板３上に半導体素子２をフリップチップで実装し
た。
ックグリーンシートを使用した。導体ペーストは、Ｃｕ
Ｏ粉末（平均粒径３μｍ）に接着強度を得るためのガラ
スフリット（日本電気硝子社製 ＬＳ−０８０３ガラス
粉末、平均粒径３μｍ）を２．５重量％加えたものを無
機成分とし、有機バインダであるエチルセルロースをタ
ーピネオールに溶かしたビヒクルを加えて、３段ロール
により適度な粘度になるように混合して作製した。ビア
孔４の内部に誘電体７を形成するために用いる誘電体ペ
ーストは誘電体組成（モル比）が、Ｐｂ1.0Ｃａ
0.01（Ｍｇ1/3Ｎｂ2/3）0.8Ｔｉ0.125（Ｎｉ1/2Ｗ1/2）
0.075Ｏ3.01となるように配合し、配合済み粉末に有機
バインダとしてポリビニルブチラール、可塑剤としてジ
−ｎ−ブチルフタレートを１５重量％加えて、３段ロー
ルにより適度な粘度になるように混合して作製した。ま
ず、前記グリーンシートにビア孔をあけ、導体用のビア
ホールをマスクして前記誘電体ペーストでビアホールを
グリーンシートの下から吸引しながらスクリーン印刷で
埋めた。次に高誘電体をビアホール埋めした部分にマス
クを行い、前記導体ペーストでグリーンシートの下から
吸引しながらスクリーン印刷で埋め、空気中で乾燥し
た。次に前記積層体を空気中、６００℃の温度において
脱バインダを行なった。その後積層体を水素ガス１００
％雰囲気中で２００℃、５時間で還元した。この時のＣ
ｕ層をＸ線回折により分析したところ１００％Ｃｕであ
ることを確認した。最後に純窒素中９００℃のメッシュ
ベルト炉で焼成した。焼成済みのセラミック基板にビア
孔埋め後のグリーンシートに、半導体素子２のグランド
配線と電源配線とで高誘電体を充填しているビアホール
の端を挟むように導体ペーストでスクリーン印刷して配
線パターンを形成した。その後に純窒素中９００℃のメ
ッシュベルト炉で焼成した。配線パターン用導体として
は、一般に市販されているデュポン（Dupont）社製ＱＰ
１５３ペーストを使用した。前記焼結済みセラミック配
線基板３上に半導体素子２をフリップチップで実装し
た。
【００１５】セラミック配線基板３の面積は２０mm×２
０mmとし、コンデンサ形成部の面積は０．５mmφ、コン
デンサ部の誘電率８０００（１MHｚ，２５℃）、tanδ
（％）＜０．７、絶縁体厚み０．３mmとした。
０mmとし、コンデンサ形成部の面積は０．５mmφ、コン
デンサ部の誘電率８０００（１MHｚ，２５℃）、tanδ
（％）＜０．７、絶縁体厚み０．３mmとした。
【００１６】その結果、グランド電位層と電源電位層の
間に約０．００４μＦの容量を持たせることができた。
よって０．００４μＦの容量をもつコンデンサ内蔵の半
導体装置の作製が可能となり、基板内で発生する雑音に
対処できた。
間に約０．００４μＦの容量を持たせることができた。
よって０．００４μＦの容量をもつコンデンサ内蔵の半
導体装置の作製が可能となり、基板内で発生する雑音に
対処できた。
【００１７】
【発明の効果】以上説明した通り、本発明の半導体装置
及びその製造方法によれば、セラミック配線基板の内部
に導電性物質を充填したビアホールと誘電性物質を充填
したビアホールとを備え、前記ビアホールに充填された
誘電性物質は、第一面と第二面の導体層の焼結形成の際
に同時に焼成されて容量発生領域を形成することによ
り、雑音対策に有効なバイパスコンデンサを基板上に実
装する必要がなくなり、コンデンサ部品を減らすことが
でき、部品のコスト削減が可能となる。また半導体素子
を備えたセラミック配線基板の第一面にグランド電位の
導体層を備え、セラミック配線基板の第二面に電源電位
の導体層を備え、第一面の電位と第二面の電位とが異な
る前記グランド電位の導体層と電源電位の導体層とに挟
まれ、前記ビアホールに充填された誘電性物質は、前記
第一面と第二面の導体層の焼結形成の際に同時に焼成さ
れて容量発生領域を形成しており、かつ前記焼結済みセ
ラミック配線基板上に半導体素子がフリップチップ実装
されていることにより、非常に小さな領域にコンデンサ
を内蔵させることができる。
及びその製造方法によれば、セラミック配線基板の内部
に導電性物質を充填したビアホールと誘電性物質を充填
したビアホールとを備え、前記ビアホールに充填された
誘電性物質は、第一面と第二面の導体層の焼結形成の際
に同時に焼成されて容量発生領域を形成することによ
り、雑音対策に有効なバイパスコンデンサを基板上に実
装する必要がなくなり、コンデンサ部品を減らすことが
でき、部品のコスト削減が可能となる。また半導体素子
を備えたセラミック配線基板の第一面にグランド電位の
導体層を備え、セラミック配線基板の第二面に電源電位
の導体層を備え、第一面の電位と第二面の電位とが異な
る前記グランド電位の導体層と電源電位の導体層とに挟
まれ、前記ビアホールに充填された誘電性物質は、前記
第一面と第二面の導体層の焼結形成の際に同時に焼成さ
れて容量発生領域を形成しており、かつ前記焼結済みセ
ラミック配線基板上に半導体素子がフリップチップ実装
されていることにより、非常に小さな領域にコンデンサ
を内蔵させることができる。
【００１８】また半導体素子を備えたセラミック配線基
板の半導体素子側に電極を１層、反対面に１層備えるこ
とにより、コンデンサ内蔵基板を２層基板で構成するこ
とが可能となる。
板の半導体素子側に電極を１層、反対面に１層備えるこ
とにより、コンデンサ内蔵基板を２層基板で構成するこ
とが可能となる。
【図１】本発明の一実施例のコンデンサ内蔵の半導体装
置の断面図。
置の断面図。
【図２】従来例のコンデンサ内蔵の半導体装置の断面
図。
図。
１、２１ 半導体装置 ２、２２ 半導体素子 ３、２３ セラミック配線基板 ４、２５ ビアホール ５ グランド電位配線 ６ 電源電位配線 ７ 誘電体 ２４ 電極 ２６ 内部電極 ２７ 誘電体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 23/12 Ｅ (72)発明者 戸村 善広 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 三浦 和裕 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平１−212455（ＪＰ，Ａ) 特開 昭64−44050（ＪＰ，Ａ) 特開 平１−298796（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 1/11 - 1/18
Claims (3)
- 【請求項１】 半導体素子を備えたセラミック配線基板
を含む半導体装置において、 セラミック配線基板の厚さ方向に貫通するビアホール内
に、導電性物質と誘電性物質がそれぞれ充填され、 前記セラミック配線基板の第一面にグランド電位の導体
層を備え、セラミック配線基板の第二面に電源電位の導
体層を備え、第一面の電位と第二面の電位とが異なる前
記グランド電位の導体層と電源電位の導体層とに挟ま
れ、前記ビアホールに充填された誘電性物質は、前記第一面
と第二面の導体層の焼結形成の際に同時に焼成されて容
量発生領域を形成しており、 かつ、前記焼結済みセラミック配線基板上に半導体素子
がフリップチップ実装されている ことを特徴とする半導
体装置。 - 【請求項２】 半導体素子を備えたセラミック配線基板
の半導体素子側に電極を１層、反対面に電極を１層備え
た請求項１に記載の半導体装置。 - 【請求項３】 セラミックグリーンシートの厚さ方向
に、導電性物質充填用のビアホールと誘電性物質充填用
のビアホールを貫通して設け、 前記導電性物質充填用のビアホールに導電性物質を充填
し、前記誘電性物質充填用のビアホールに誘電性物質を
充填し、 前記誘電性物質が充填されたビアホールの端を挟むよう
に導体ペーストを印刷して配線パターンを形成し、 次いで、焼成して前記誘電性物質を充填したビアホール
を容量発生領域に形成し、 前記焼結済みセラミック配線基板上に半導体素子をフリ
ップチップ実装することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2800395A JP3062413B2 (ja) | 1995-02-16 | 1995-02-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2800395A JP3062413B2 (ja) | 1995-02-16 | 1995-02-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222656A JPH08222656A (ja) | 1996-08-30 |
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