JPH08222656A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08222656A JPH08222656A JP2800395A JP2800395A JPH08222656A JP H08222656 A JPH08222656 A JP H08222656A JP 2800395 A JP2800395 A JP 2800395A JP 2800395 A JP2800395 A JP 2800395A JP H08222656 A JPH08222656 A JP H08222656A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- capacitor
- semiconductor device
- ceramic wiring
- via hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】 電子部品の１つであるコンデンサという実装
部品を削減することにより、低コストの半導体装置を得
る。 【構成】 半導体素子２を実装したセラミック配線基板
３内に形成された回路パターンの一部であるビアホール
４に、誘電体７を充填し、基板３の素子側の面にグラン
ド電位配線５、反対面に電源電位配線６を形成すること
により、ビアホール部にコンデンサ発生領域を形成す
る。基板内部の非常に小さな領域にコンデンサを形成で
き、高密度で、かつ実装部品数の少ないセラミック配線
基板３を作製できる。
部品を削減することにより、低コストの半導体装置を得
る。 【構成】 半導体素子２を実装したセラミック配線基板
３内に形成された回路パターンの一部であるビアホール
４に、誘電体７を充填し、基板３の素子側の面にグラン
ド電位配線５、反対面に電源電位配線６を形成すること
により、ビアホール部にコンデンサ発生領域を形成す
る。基板内部の非常に小さな領域にコンデンサを形成で
き、高密度で、かつ実装部品数の少ないセラミック配線
基板３を作製できる。
Description
【０００１】
【産業上の利用分野】本発明は電子部品を実装する配線
基板内に容量発生領域（バイパスコンデンサ）を持つ半
導体装置に関するものである。
基板内に容量発生領域（バイパスコンデンサ）を持つ半
導体装置に関するものである。
【０００２】
【従来の技術】現在、製造されている回路基板内では様
々な雑音が発生している。この雑音は回路動作に悪影響
を及ぼし、回路の誤動作を起こす要因となっている。そ
こで回路設計者は回路設計時に基板内雑音防止対策の１
つとして半導体装置の近傍にバイパスコンデンサを挿入
した回路を作成する。このバイパスコンデンサは半導体
装置のグランド電位部と電源電位部との間に挿入される
コンデンサで、基板内雑音の防止に対して大変有効であ
り、一般的によく利用される。前記コンデンサの実装部
品のタイプは挿入部品、面実装部品などがあり、種類と
してはセラミックコンデンサ、タンタル電解コンデンサ
などがある。また、セラミック多層配線基板において
は、層内に容量発生領域を有するものもある。この方式
によると、配線基板上の電子部品数を少なくすることが
でき、部品コストを少なくでき、また配線基板の部品実
装面を有効に使用できる。これらの理由でセラミック多
層配線基板においてはコンデンサ内蔵の基板も使用され
つつある。図２は従来のコンデンサ内蔵の半導体装置の
断面図の一例である。
々な雑音が発生している。この雑音は回路動作に悪影響
を及ぼし、回路の誤動作を起こす要因となっている。そ
こで回路設計者は回路設計時に基板内雑音防止対策の１
つとして半導体装置の近傍にバイパスコンデンサを挿入
した回路を作成する。このバイパスコンデンサは半導体
装置のグランド電位部と電源電位部との間に挿入される
コンデンサで、基板内雑音の防止に対して大変有効であ
り、一般的によく利用される。前記コンデンサの実装部
品のタイプは挿入部品、面実装部品などがあり、種類と
してはセラミックコンデンサ、タンタル電解コンデンサ
などがある。また、セラミック多層配線基板において
は、層内に容量発生領域を有するものもある。この方式
によると、配線基板上の電子部品数を少なくすることが
でき、部品コストを少なくでき、また配線基板の部品実
装面を有効に使用できる。これらの理由でセラミック多
層配線基板においてはコンデンサ内蔵の基板も使用され
つつある。図２は従来のコンデンサ内蔵の半導体装置の
断面図の一例である。
【０００３】図２に示す半導体装置２１では、半導体素
子２２と電極２４を備えたセラミック基板２３の内部の
ビアホール２５とビアホール２５の間に内層電極２６と
誘電体２７からなる容量発生領域を形成してバイパスコ
ンデンサとしている。例えば特開平４−２８０４９６号
公報に提案された方法によると、セラミック組成のグリ
ーンシートに所望のビアを形成し、そのビアに導体ペー
ストを充填する。前記シートに導体ペーストにて内層電
極パターンをスクリーン印刷し、配線パターンが覆われ
るように誘電体ペーストをスクリーン印刷する。この印
刷物を乾燥した後、導体ペーストにて誘電体形成部上に
内層電極２６を印刷する。前記工程を繰り返し、導電層
と誘電体層を交互に形成し、容量発生領域を形成する。
子２２と電極２４を備えたセラミック基板２３の内部の
ビアホール２５とビアホール２５の間に内層電極２６と
誘電体２７からなる容量発生領域を形成してバイパスコ
ンデンサとしている。例えば特開平４−２８０４９６号
公報に提案された方法によると、セラミック組成のグリ
ーンシートに所望のビアを形成し、そのビアに導体ペー
ストを充填する。前記シートに導体ペーストにて内層電
極パターンをスクリーン印刷し、配線パターンが覆われ
るように誘電体ペーストをスクリーン印刷する。この印
刷物を乾燥した後、導体ペーストにて誘電体形成部上に
内層電極２６を印刷する。前記工程を繰り返し、導電層
と誘電体層を交互に形成し、容量発生領域を形成する。
【０００４】
【発明が解決しようとする課題】しかしながらこの方法
によると、電子部品数を減らすことはできるが、セラミ
ック基板内に容量発生領域を形成する際に導体と誘電体
を交互に数回印刷する必要があり、工数が多くなる。ま
た内層を形成するには、少なくとも４層以上の多層基板
となってしまう。さらには配線領域が小さくなる等の問
題もある。
によると、電子部品数を減らすことはできるが、セラミ
ック基板内に容量発生領域を形成する際に導体と誘電体
を交互に数回印刷する必要があり、工数が多くなる。ま
た内層を形成するには、少なくとも４層以上の多層基板
となってしまう。さらには配線領域が小さくなる等の問
題もある。
【０００５】本発明は上記課題を解決するため、高密度
で、かつ部品数のセラミック配線基板を提供し、高機能
で安価なパッケージの供給を可能にすることを目的とす
る。
で、かつ部品数のセラミック配線基板を提供し、高機能
で安価なパッケージの供給を可能にすることを目的とす
る。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、半導体素子を備えたセラミ
ック配線基板を含む半導体装置において、セラミック配
線基板の内部に導電性物質を充填したビアホールと誘電
性物質を充填したビアホールとを備えたことを特徴とす
る。
め、本発明の半導体装置は、半導体素子を備えたセラミ
ック配線基板を含む半導体装置において、セラミック配
線基板の内部に導電性物質を充填したビアホールと誘電
性物質を充填したビアホールとを備えたことを特徴とす
る。
【０００７】前記構成においては、半導体素子を備えた
セラミック配線基板の第一面にグランド電位の導体層を
備え、セラミック配線基板の第二面に電源電位の導体層
を備え、第一面の電位と第二面の電位とが異なる前記グ
ランド電位の導体層と電源電位の導体層とに挟まれ、か
つ誘電性物質を充填したビアホールからなる容量発生領
域を備えることが好ましい。
セラミック配線基板の第一面にグランド電位の導体層を
備え、セラミック配線基板の第二面に電源電位の導体層
を備え、第一面の電位と第二面の電位とが異なる前記グ
ランド電位の導体層と電源電位の導体層とに挟まれ、か
つ誘電性物質を充填したビアホールからなる容量発生領
域を備えることが好ましい。
【０００８】また前記構成においては、半導体素子を備
えたセラミック配線基板の半導体素子側に電極を１層、
反対面に電極を１層備えることが好ましい。
えたセラミック配線基板の半導体素子側に電極を１層、
反対面に電極を１層備えることが好ましい。
【０００９】
【作用】前記本発明の半導体装置によれば、セラミック
配線基板の内部に導電性物質を充填したビアホールと誘
電性物質を充填したビアホールとを備えたことにより、
雑音対策に有効なバイパスコンデンサを基板上に実装す
る必要がなくなり、コンデンサ部品を減らすことがで
き、部品のコスト削減が可能となる。
配線基板の内部に導電性物質を充填したビアホールと誘
電性物質を充填したビアホールとを備えたことにより、
雑音対策に有効なバイパスコンデンサを基板上に実装す
る必要がなくなり、コンデンサ部品を減らすことがで
き、部品のコスト削減が可能となる。
【００１０】また半導体素子を備えたセラミック配線基
板の第一面にグランド電位の導体層を備え、セラミック
配線基板の第二面に電源電位の導体層を備え、第一面の
電位と第二面の電位とが異なる前記グランド電位の導体
層と電源電位の導体層とに挟まれ、かつ誘電性物質を充
填したビアホールからなる容量発生領域を備えるという
本発明の好ましい例によれば、非常に小さな領域にコン
デンサを内蔵させることができる。また半導体素子を備
えたセラミック配線基板の半導体素子側に電極を１層、
反対面に電極を１層備えるという本発明の好ましい例に
よれば、コンデンサ内蔵基板を２層基板で構成すること
が可能となる。
板の第一面にグランド電位の導体層を備え、セラミック
配線基板の第二面に電源電位の導体層を備え、第一面の
電位と第二面の電位とが異なる前記グランド電位の導体
層と電源電位の導体層とに挟まれ、かつ誘電性物質を充
填したビアホールからなる容量発生領域を備えるという
本発明の好ましい例によれば、非常に小さな領域にコン
デンサを内蔵させることができる。また半導体素子を備
えたセラミック配線基板の半導体素子側に電極を１層、
反対面に電極を１層備えるという本発明の好ましい例に
よれば、コンデンサ内蔵基板を２層基板で構成すること
が可能となる。
【００１１】
【実施例】以下本発明を実施例を用いて具体的に説明す
る。図１は本実施例におけるセラミック配線基板にコン
デンサを内蔵した半導体装置１の断面図を示す。この半
導体装置は、半導体素子２及びセラミック配線基板３を
備え、基板３の素子側の面にはグランド電位配線５、反
対面には電源電位配線６が形成されている。グランド電
位配線５と電源電位配線６とに挟まれた領域に設けられ
たビア孔４には導体ペーストまたは誘電体ペースト７が
充填されている。
る。図１は本実施例におけるセラミック配線基板にコン
デンサを内蔵した半導体装置１の断面図を示す。この半
導体装置は、半導体素子２及びセラミック配線基板３を
備え、基板３の素子側の面にはグランド電位配線５、反
対面には電源電位配線６が形成されている。グランド電
位配線５と電源電位配線６とに挟まれた領域に設けられ
たビア孔４には導体ペーストまたは誘電体ペースト７が
充填されている。
【００１２】基板３の形成用素材として、汎用のセラミ
ックグリーンシートを使用した。導体ペーストは、Ｃｕ
Ｏ粉末（平均粒径３μｍ）に接着強度を得るためのガラ
スフリット（日本電気硝子社製 ＬＳ−０８０３ガラス
粉末、平均粒径３μｍ）を２．５重量％加えたものを無
機成分とし、有機バインダであるエチルセルロースをタ
ーピネオールに溶かしたビヒクルを加えて、３段ロール
により適度な粘度になるように混合して作製した。ビア
孔４の内部に誘電体７を形成するために用いる誘電体ペ
ーストは誘電体組成（モル比）が、Ｐｂ1.0Ｃａ
0.01（Ｍｇ1/3Ｎｂ2/3）0.8Ｔｉ0.125（Ｎｉ1/2Ｗ1/2）
0.075Ｏ3.01となるように配合し、配合済み粉末に有機
バインダとしてポリビニルブチラール、可塑剤としてジ
−ｎ−ブチルフタレートを１５重量％加えて、３段ロー
ルにより適度な粘度になるように混合して作製した。ま
ず、前記グリーンシートにビア孔をあけ、導体用のビア
ホールをマスクして前記誘電体ペーストでビアホールを
グリーンシートの下から吸引しながらスクリーン印刷で
埋めた。次に高誘電体をビアホール埋めした部分にマス
クを行い、前記導体ペーストでグリーンシートの下から
吸引しながらスクリーン印刷で埋め、空気中で乾燥し
た。次に前記積層体を空気中、６００℃の温度において
脱バインダを行なった。その後積層体を水素ガス１００
％雰囲気中で２００℃、５時間で還元した。この時のＣ
ｕ層をＸ線回折により分析したところ１００％Ｃｕであ
ることを確認した。最後に純窒素中９００℃のメッシュ
ベルト炉で焼成した。焼成済みのセラミック基板にビア
孔埋め後のグリーンシートに、半導体素子２のグランド
配線と電源配線とで高誘電体を充填しているビアホール
の端を挟むように導体ペーストでスクリーン印刷して配
線パターンを形成した。その後に純窒素中９００℃のメ
ッシュベルト炉で焼成した。配線パターン用導体として
は、一般に市販されているデュポン（Dupont）社製ＱＰ
１５３ペーストを使用した。前記焼結済みセラミック配
線基板３上に半導体素子２をフリップチップで実装し
た。
ックグリーンシートを使用した。導体ペーストは、Ｃｕ
Ｏ粉末（平均粒径３μｍ）に接着強度を得るためのガラ
スフリット（日本電気硝子社製 ＬＳ−０８０３ガラス
粉末、平均粒径３μｍ）を２．５重量％加えたものを無
機成分とし、有機バインダであるエチルセルロースをタ
ーピネオールに溶かしたビヒクルを加えて、３段ロール
により適度な粘度になるように混合して作製した。ビア
孔４の内部に誘電体７を形成するために用いる誘電体ペ
ーストは誘電体組成（モル比）が、Ｐｂ1.0Ｃａ
0.01（Ｍｇ1/3Ｎｂ2/3）0.8Ｔｉ0.125（Ｎｉ1/2Ｗ1/2）
0.075Ｏ3.01となるように配合し、配合済み粉末に有機
バインダとしてポリビニルブチラール、可塑剤としてジ
−ｎ−ブチルフタレートを１５重量％加えて、３段ロー
ルにより適度な粘度になるように混合して作製した。ま
ず、前記グリーンシートにビア孔をあけ、導体用のビア
ホールをマスクして前記誘電体ペーストでビアホールを
グリーンシートの下から吸引しながらスクリーン印刷で
埋めた。次に高誘電体をビアホール埋めした部分にマス
クを行い、前記導体ペーストでグリーンシートの下から
吸引しながらスクリーン印刷で埋め、空気中で乾燥し
た。次に前記積層体を空気中、６００℃の温度において
脱バインダを行なった。その後積層体を水素ガス１００
％雰囲気中で２００℃、５時間で還元した。この時のＣ
ｕ層をＸ線回折により分析したところ１００％Ｃｕであ
ることを確認した。最後に純窒素中９００℃のメッシュ
ベルト炉で焼成した。焼成済みのセラミック基板にビア
孔埋め後のグリーンシートに、半導体素子２のグランド
配線と電源配線とで高誘電体を充填しているビアホール
の端を挟むように導体ペーストでスクリーン印刷して配
線パターンを形成した。その後に純窒素中９００℃のメ
ッシュベルト炉で焼成した。配線パターン用導体として
は、一般に市販されているデュポン（Dupont）社製ＱＰ
１５３ペーストを使用した。前記焼結済みセラミック配
線基板３上に半導体素子２をフリップチップで実装し
た。
【００１３】セラミック配線基板３の面積は２０mm×２
０mmとし、コンデンサ形成部の面積は０．５mmφ、コン
デンサ部の誘電率８０００（１MHｚ，２５℃）、tanδ
（％）＜０．７、絶縁体厚み０．３mmとした。
０mmとし、コンデンサ形成部の面積は０．５mmφ、コン
デンサ部の誘電率８０００（１MHｚ，２５℃）、tanδ
（％）＜０．７、絶縁体厚み０．３mmとした。
【００１４】その結果、グランド電位層と電源電位層の
間に約０．００４μＦの容量を持たせることができた。
よって０．００４μＦの容量をもつコンデンサ内蔵の半
導体装置の作製が可能となり、基板内で発生する雑音に
対処できた。
間に約０．００４μＦの容量を持たせることができた。
よって０．００４μＦの容量をもつコンデンサ内蔵の半
導体装置の作製が可能となり、基板内で発生する雑音に
対処できた。
【００１５】
【発明の効果】以上説明した通り、本発明の半導体装置
によれば、セラミック配線基板の内部に導電性物質を充
填したビアホールと誘電性物質を充填したビアホールと
を備えたことにより、雑音対策に有効なバイパスコンデ
ンサを基板上に実装する必要がなくなり、コンデンサ部
品を減らすことができ、部品のコスト削減が可能とな
る。また半導体素子を備えたセラミック配線基板の第一
面にグランド電位の導体層を備え、セラミック配線基板
の第二面に電源電位の導体層を備え、第一面の電位と第
二面の電位とが異なる前記グランド電位の導体層と電源
電位の導体層とに挟まれ、かつ誘電性物質を充填したビ
アホールからなる容量発生領域を備えることにより、非
常に小さな領域にコンデンサを内蔵させることができ
る。また半導体素子を備えたセラミック配線基板の半導
体素子側に電極を１層、反対面に１層備えることによ
り、コンデンサ内蔵基板を２層基板で構成することが可
能となる。
によれば、セラミック配線基板の内部に導電性物質を充
填したビアホールと誘電性物質を充填したビアホールと
を備えたことにより、雑音対策に有効なバイパスコンデ
ンサを基板上に実装する必要がなくなり、コンデンサ部
品を減らすことができ、部品のコスト削減が可能とな
る。また半導体素子を備えたセラミック配線基板の第一
面にグランド電位の導体層を備え、セラミック配線基板
の第二面に電源電位の導体層を備え、第一面の電位と第
二面の電位とが異なる前記グランド電位の導体層と電源
電位の導体層とに挟まれ、かつ誘電性物質を充填したビ
アホールからなる容量発生領域を備えることにより、非
常に小さな領域にコンデンサを内蔵させることができ
る。また半導体素子を備えたセラミック配線基板の半導
体素子側に電極を１層、反対面に１層備えることによ
り、コンデンサ内蔵基板を２層基板で構成することが可
能となる。
【図１】本発明の一実施例のコンデンサ内蔵の半導体装
置の断面図。
置の断面図。
【図２】従来例のコンデンサ内蔵の半導体装置の断面
図。
図。
１、２１ 半導体装置 ２、２２ 半導体素子 ３、２３ セラミック配線基板 ４、２５ ビアホール ５ グランド電位配線 ６ 電源電位配線 ７ 誘電体 ２４ 電極 ２６ 内部電極 ２７ 誘電体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 Ｅ (72)発明者 戸村 善広 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 三浦 和裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 半導体素子を備えたセラミック配線基板
を含む半導体装置において、セラミック配線基板の内部
に、導電性物質を充填したビアホールと誘電性物質を充
填したビアホールを備えたことを特徴とする半導体装
置。 - 【請求項２】 半導体素子を備えたセラミック配線基板
の第一面にグランド電位の導体層を備え、セラミック配
線基板の第二面に電源電位の導体層を備え、第一面の電
位と第二面の電位とが異なる前記グランド電位の導体層
と電源電位の導体層とに挟まれ、かつ誘電性物質を充填
したビアホールからなる容量発生領域を備えた請求項１
記載の半導体装置。 - 【請求項３】 半導体素子を備えたセラミック配線基板
の半導体素子側に電極を１層、反対面に電極を１層備え
た請求項１又は請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2800395A JP3062413B2 (ja) | 1995-02-16 | 1995-02-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2800395A JP3062413B2 (ja) | 1995-02-16 | 1995-02-16 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222656A true JPH08222656A (ja) | 1996-08-30 |
| JP3062413B2 JP3062413B2 (ja) | 2000-07-10 |
Family
ID=12236628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2800395A Expired - Fee Related JP3062413B2 (ja) | 1995-02-16 | 1995-02-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062413B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1039573A2 (en) * | 1999-03-18 | 2000-09-27 | CTS Corporation | Ball grid array R-C network with high density |
| JP2002134553A (ja) * | 2000-10-30 | 2002-05-10 | Nec Corp | 半導体装置の接続構造 |
| JP2002299496A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6946733B2 (en) | 2003-08-13 | 2005-09-20 | Cts Corporation | Ball grid array package having testing capability after mounting |
| US7180186B2 (en) | 2003-07-31 | 2007-02-20 | Cts Corporation | Ball grid array package |
| JP2008047936A (ja) * | 2000-10-18 | 2008-02-28 | Nec Corp | 半導体パッケージおよびその製造方法 |
| US7394663B2 (en) | 2003-02-18 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Electronic component built-in module and method of manufacturing the same |
-
1995
- 1995-02-16 JP JP2800395A patent/JP3062413B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1039573A2 (en) * | 1999-03-18 | 2000-09-27 | CTS Corporation | Ball grid array R-C network with high density |
| EP1039573A3 (en) * | 1999-03-18 | 2001-05-23 | CTS Corporation | Ball grid array R-C network with high density |
| JP2008047936A (ja) * | 2000-10-18 | 2008-02-28 | Nec Corp | 半導体パッケージおよびその製造方法 |
| JP2002134553A (ja) * | 2000-10-30 | 2002-05-10 | Nec Corp | 半導体装置の接続構造 |
| JP2002299496A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7394663B2 (en) | 2003-02-18 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Electronic component built-in module and method of manufacturing the same |
| US7180186B2 (en) | 2003-07-31 | 2007-02-20 | Cts Corporation | Ball grid array package |
| US6946733B2 (en) | 2003-08-13 | 2005-09-20 | Cts Corporation | Ball grid array package having testing capability after mounting |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3062413B2 (ja) | 2000-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3322199B2 (ja) | 多層セラミック基板およびその製造方法 | |
| CN108269688B (zh) | 电容器组件以及制造电容器组件的方法 | |
| JP2004134806A (ja) | 同時焼成セラミックコンデンサ、およびプリント配線基板で使用するためのセラミックコンデンサを形成する方法 | |
| US20040108134A1 (en) | Printed wiring boards having low inductance embedded capacitors and methods of making same | |
| KR102127803B1 (ko) | 인터포저 및 이 인터포저를 포함하는 전자 부품 | |
| JPH08222656A (ja) | 半導体装置 | |
| KR20090050664A (ko) | 다층 세라믹 콘덴서의 제조 방법 | |
| JP4074353B2 (ja) | セラミック多層支持体の製造法 | |
| JP2006510233A (ja) | 低インダクタンス埋め込みキャパシタを有するプリント配線板およびその製造方法 | |
| JPH06302760A (ja) | 半導体装置 | |
| JPH06140250A (ja) | 基板内層型コイル | |
| JP3661704B2 (ja) | 多層セラミック基板 | |
| JPH0548271A (ja) | 機能性多層回路基板 | |
| JP2712295B2 (ja) | 混成集積回路 | |
| JPH06302714A (ja) | 半導体装置 | |
| US20200111612A1 (en) | Multi-layered ceramic electronic component | |
| JP2973261B2 (ja) | 半導体装置 | |
| JPH11312855A (ja) | コンデンサ内蔵基板 | |
| WO2023199695A1 (ja) | 積層セラミック電子部品 | |
| JP2000058375A (ja) | 積層セラミック電子部品及びその製造方法 | |
| KR100673537B1 (ko) | 금속상 저온 동시 소성 세라믹 기판 및 그 제작방법 | |
| JP2853088B2 (ja) | 複合容量を有するセラミックブロック | |
| JPH08134388A (ja) | 導電性インキ | |
| JPS6092697A (ja) | 複合積層セラミツク部品 | |
| JPH1155058A (ja) | 積層セラミック複合部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20090428 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20100428 |
|
| LAPS | Cancellation because of no payment of annual fees |