JP3033236B2 - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JP3033236B2 JP3033236B2 JP3101145A JP10114591A JP3033236B2 JP 3033236 B2 JP3033236 B2 JP 3033236B2 JP 3101145 A JP3101145 A JP 3101145A JP 10114591 A JP10114591 A JP 10114591A JP 3033236 B2 JP3033236 B2 JP 3033236B2
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- JP
- Japan
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- circuit
- bit error
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Description
【０００１】
【産業上の利用分野】本発明はファクシミリ装置に関
し、特にトレーニングチェック信号のエラー判別を行う
ファクシミリ装置に関する。
し、特にトレーニングチェック信号のエラー判別を行う
ファクシミリ装置に関する。
【０００２】
【従来の技術】従来のファクシミリ装置においては、グ
ループ３での通信時に誤り訂正（ＥＣＭ）制御の実行の
有無に関わらず、トレーニングチェック信号（ＴＣＦ）
中にビットエラーを１ビットでも検出した場合に、ＴＣ
Ｆを不良として判断していた。
ループ３での通信時に誤り訂正（ＥＣＭ）制御の実行の
有無に関わらず、トレーニングチェック信号（ＴＣＦ）
中にビットエラーを１ビットでも検出した場合に、ＴＣ
Ｆを不良として判断していた。
【０００３】
【発明が解決しようとする課題】上述した従来のファク
シミリ装置においては、グループ３での通信時にＥＣＭ
制御の実行の有無に関わらず、ＴＣＦ中にビットエラー
を１ビットでも検出した場合はＴＣＦを不良と判断する
ために、交換機等が送出する課金パルス等のような、一
定間隔で定期的かつ瞬発的に発生する雑音によりビット
エラーが発生した場合にも、ＴＣＦを不良と判断しトレ
ーン失敗（ＦＴＴ）を返送して、送信装置側にデータ信
号速度のフォールバックを促していた。
シミリ装置においては、グループ３での通信時にＥＣＭ
制御の実行の有無に関わらず、ＴＣＦ中にビットエラー
を１ビットでも検出した場合はＴＣＦを不良と判断する
ために、交換機等が送出する課金パルス等のような、一
定間隔で定期的かつ瞬発的に発生する雑音によりビット
エラーが発生した場合にも、ＴＣＦを不良と判断しトレ
ーン失敗（ＦＴＴ）を返送して、送信装置側にデータ信
号速度のフォールバックを促していた。
【０００４】しかし、ＥＣＭ通信方式の実行時は、デー
タ信号の伝送中のエラーを誤り訂正する機能を有してお
り、上述のような一定間隔で定期的かつ瞬発的に発生す
る雑音によるビットエラーは、データ信号伝送開始後に
回復可能であるため、上記条件のみで、ＦＴＴを返送し
てデータ信号速度のフォールバックを実行すると、ファ
クシミリの通信時間が長くなる欠点がある。
タ信号の伝送中のエラーを誤り訂正する機能を有してお
り、上述のような一定間隔で定期的かつ瞬発的に発生す
る雑音によるビットエラーは、データ信号伝送開始後に
回復可能であるため、上記条件のみで、ＦＴＴを返送し
てデータ信号速度のフォールバックを実行すると、ファ
クシミリの通信時間が長くなる欠点がある。
【０００５】
【課題を解決するための手段】本発明のファクシミリ装
置は、誤り訂正機能備えたファクシミリ装置において、
トレーニングチェック信号の受信時に伝送経路上で発生
する雑音によって生じるビットエラーを検出するビット
エラー検出回路と、最初の前記ビットエラー検出から最
後のビットエラー検出するまでの時間を計測する時間計
測回路と、デジタル命令信号の受信により誤り訂正を行
う通信であると判断し、前記ビットエラー検出回路と前
記時間計測回路からの情報とにより前記トレーニングチ
ェック信号の良否を判断するプロトコル制御回路とを有
する。
置は、誤り訂正機能備えたファクシミリ装置において、
トレーニングチェック信号の受信時に伝送経路上で発生
する雑音によって生じるビットエラーを検出するビット
エラー検出回路と、最初の前記ビットエラー検出から最
後のビットエラー検出するまでの時間を計測する時間計
測回路と、デジタル命令信号の受信により誤り訂正を行
う通信であると判断し、前記ビットエラー検出回路と前
記時間計測回路からの情報とにより前記トレーニングチ
ェック信号の良否を判断するプロトコル制御回路とを有
する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施のためのブロック図、図２は
本実施例の動作を説明するためのタイミング図である。
る。図１は本発明の一実施のためのブロック図、図２は
本実施例の動作を説明するためのタイミング図である。
【０００７】図１において、プロトコル制御回路１は、
ファクシミリ受信の手順開始後に送信機側から送出され
たデジタル命令信号（ＤＣＳ／ＮＳＳ）を回線２および
バイナリ手順受信回路３を介して検出し、このデジタル
命令信号により誤り訂正（ＥＣＭ）通信の設定がされた
ことを判別する。ＥＣＭ通信の設定をされたことを判別
すると、プロトコル制御回路１は引き続き送信機側から
送出されるトレーニングチェック信号（ＴＣＦ）を受信
するためにＴＣＦ受信回路４、ビットエラー検出回路
５、および時間計測回路６を起動する。
ファクシミリ受信の手順開始後に送信機側から送出され
たデジタル命令信号（ＤＣＳ／ＮＳＳ）を回線２および
バイナリ手順受信回路３を介して検出し、このデジタル
命令信号により誤り訂正（ＥＣＭ）通信の設定がされた
ことを判別する。ＥＣＭ通信の設定をされたことを判別
すると、プロトコル制御回路１は引き続き送信機側から
送出されるトレーニングチェック信号（ＴＣＦ）を受信
するためにＴＣＦ受信回路４、ビットエラー検出回路
５、および時間計測回路６を起動する。
【０００８】ＴＣＦ受信回路４は、回線２から検出した
トレーニングチェック信号を受信し、これをビットエラ
ー検出回路５にビット毎に逐次転送する。ビットエラー
検出回路５は、ＴＣＦ受信回路４より転送されるトレー
ニングチェック信号のデータが正しく受信できたか否か
をビット毎に随時判定する。ビットエラー検出回路５
は、不正なビットを検出すると、この旨をプロトコル制
御回路１へ通知する。プロトコル制御回路１は、ビット
エラー検出回路５からの最初の不正ビット検出通知を受
けると、即時に時間計測回路６から起動後の経過時間を
読取り、初回ビットエラー検出時刻および最終ビットエ
ラー検出時刻として記憶する。その後、プロトコル制御
回路１は、ビットエラー検出回路５からの不正ビット検
出通知毎に、時間計測回路６から起動後の経過時間を読
取り、最終ビットエラー検出時刻の更新を繰り返す。
トレーニングチェック信号を受信し、これをビットエラ
ー検出回路５にビット毎に逐次転送する。ビットエラー
検出回路５は、ＴＣＦ受信回路４より転送されるトレー
ニングチェック信号のデータが正しく受信できたか否か
をビット毎に随時判定する。ビットエラー検出回路５
は、不正なビットを検出すると、この旨をプロトコル制
御回路１へ通知する。プロトコル制御回路１は、ビット
エラー検出回路５からの最初の不正ビット検出通知を受
けると、即時に時間計測回路６から起動後の経過時間を
読取り、初回ビットエラー検出時刻および最終ビットエ
ラー検出時刻として記憶する。その後、プロトコル制御
回路１は、ビットエラー検出回路５からの不正ビット検
出通知毎に、時間計測回路６から起動後の経過時間を読
取り、最終ビットエラー検出時刻の更新を繰り返す。
【０００９】プロトコル制御回路１は、ＴＣＦ受信回路
４によりＴＣＦの終了を通知されると、ビットエラー検
出回路５および時間計測回路６を停止し、初回ビットエ
ラー検出時刻と最終ビットエラー検出時刻の差分時間を
算出する。
４によりＴＣＦの終了を通知されると、ビットエラー検
出回路５および時間計測回路６を停止し、初回ビットエ
ラー検出時刻と最終ビットエラー検出時刻の差分時間を
算出する。
【００１０】初回ビットエラー検出時刻と最終ビットエ
ラー検出時刻の差分時間が、予め定めた規定の時間内に
納まっている場合は、この一連のビットエラーが、一定
間隔で定期的かつ瞬発的に発生する雑音によるものであ
ると判断してＴＣＦ良好と判定する。また、上記差分時
間が、規定の時間内に納まっていない場合は、ＴＣＦ不
良として判定する。
ラー検出時刻の差分時間が、予め定めた規定の時間内に
納まっている場合は、この一連のビットエラーが、一定
間隔で定期的かつ瞬発的に発生する雑音によるものであ
ると判断してＴＣＦ良好と判定する。また、上記差分時
間が、規定の時間内に納まっていない場合は、ＴＣＦ不
良として判定する。
【００１１】プロトコル制御回路１は、ＴＣＦ良好と判
定した場合は受信準備確認信号（ＣＦＲ）を、ＴＣＦ不
良として判定した場合はトレーン失敗信号（ＦＴＴ）を
送信機側に対して送出する旨をバイナリ手順送信回路７
に指示し、バイナリ手順送信回路７は指示に従いＣＦＲ
またはＦＴＴを回線２へ送出する。
定した場合は受信準備確認信号（ＣＦＲ）を、ＴＣＦ不
良として判定した場合はトレーン失敗信号（ＦＴＴ）を
送信機側に対して送出する旨をバイナリ手順送信回路７
に指示し、バイナリ手順送信回路７は指示に従いＣＦＲ
またはＦＴＴを回線２へ送出する。
【００１２】このようにすると、ＥＣＭ受信時ならば、
図２に示すように、予め定めた規定時間以内に瞬発的に
発生し、かつＴＣＦ送出時間（１．５秒±１０％）以上
の定期的間隔で発生する雑音に対して、データ信号速度
をフォールバックすることなく、ＥＣＭが有する誤り訂
正機能を活用して、ファクシミリの通信時間を短縮する
ことができる。
図２に示すように、予め定めた規定時間以内に瞬発的に
発生し、かつＴＣＦ送出時間（１．５秒±１０％）以上
の定期的間隔で発生する雑音に対して、データ信号速度
をフォールバックすることなく、ＥＣＭが有する誤り訂
正機能を活用して、ファクシミリの通信時間を短縮する
ことができる。
【００１３】
【発明の効果】以上説明したように本発明は、誤り訂正
を行う通信で受信したトレーニングチェック信号のビッ
トエラー検出の時間間隔を測定し、データ信号の伝送速
度のフォールバックを行うか否かを判断することによ
り、誤り訂正機能を活用して、ファクシミリの通信時間
を縮めることができるという効果がある。
を行う通信で受信したトレーニングチェック信号のビッ
トエラー検出の時間間隔を測定し、データ信号の伝送速
度のフォールバックを行うか否かを判断することによ
り、誤り訂正機能を活用して、ファクシミリの通信時間
を縮めることができるという効果がある。
【図１】本発明の一実施例のためのブロック図である。
【図２】本実施例の動作を説明するためのタイミング図
である。
である。
１ プロトコル制御回路 ２ 回線 ３ バイナリ手順受信回路 ４ ＴＣＦ受信回路 ５ ビットエラー検出回路 ６ 時間計測回路 ７ バイナル手順送信回路
Claims (1)
- 【請求項１】 誤り訂正機能備えたファクシミリ装置に
おいて、トレーニングチェック信号の受信時に伝送経路
上で発生する雑音によって生じるビットエラーを検出す
るビットエラー検出回路と、最初の前記ビットエラー検
出から最後のビットエラー検出するまでの時間を計測す
る時間計測回路と、デジタル命令信号の受信により誤り
訂正を行う通信であると判断し、前記ビットエラー検出
回路と前記時間計測回路からの情報とにより前記トレー
ニングチェック信号の良否を判断するプロトコル制御回
路とを有することを特徴とするファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101145A JP3033236B2 (ja) | 1991-05-07 | 1991-05-07 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3101145A JP3033236B2 (ja) | 1991-05-07 | 1991-05-07 | ファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04331566A JPH04331566A (ja) | 1992-11-19 |
| JP3033236B2 true JP3033236B2 (ja) | 2000-04-17 |
Family
ID=14292913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3101145A Expired - Fee Related JP3033236B2 (ja) | 1991-05-07 | 1991-05-07 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033236B2 (ja) |
-
1991
- 1991-05-07 JP JP3101145A patent/JP3033236B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04331566A (ja) | 1992-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000118 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
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| LAPS | Cancellation because of no payment of annual fees |