JP2977378B2 - オーミック電極 - Google Patents
オーミック電極Info
- Publication number
- JP2977378B2 JP2977378B2 JP4189333A JP18933392A JP2977378B2 JP 2977378 B2 JP2977378 B2 JP 2977378B2 JP 4189333 A JP4189333 A JP 4189333A JP 18933392 A JP18933392 A JP 18933392A JP 2977378 B2 JP2977378 B2 JP 2977378B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- ohmic electrode
- electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明はオーミック電極に関し、
より詳細には化合物半導体基板上に形成されるオーミッ
ク電極に関する。
より詳細には化合物半導体基板上に形成されるオーミッ
ク電極に関する。
【０００２】
【従来の技術】ＧａＡｓ系電界効果トランジスタなどの
素子に用いられているオーミック電極の形成は、一般的
にはリフトオフ法により行われており、例えば、ＡｕＧ
ｅ／Ｎｉ／Ａｕの順番でオーミックメタルを形成する方
法を図４に基づいて説明する。まず、図４（ａ）に示し
たように、基板（３３）上にＳｉＮｘ膜（３２）を２０
００Å程度プラズマＣＶＤ法により形成する。そしてさ
らに、ＳｉＮｘ膜（３２）上にＯＦＰＲ８００等のレジ
スト（３１）を塗布し、レジスト（３１）を所望の形状
にパターニングする。次に図４（ｂ）に示したように、
ＳｉＮｘ膜（３２）をフッ酸でエッチングする。そし
て、図４（ｃ）に示すように、ボート（３４）、（３
５）、（３６）にそれぞれＡｕＧｅ、Ｎｉ、Ａｕをチャ
ージし、ＡｕＧｅ／Ｎｉ／Ａｕの順番でオーミックメタ
ルを蒸着して、オーミック電極を形成する。
素子に用いられているオーミック電極の形成は、一般的
にはリフトオフ法により行われており、例えば、ＡｕＧ
ｅ／Ｎｉ／Ａｕの順番でオーミックメタルを形成する方
法を図４に基づいて説明する。まず、図４（ａ）に示し
たように、基板（３３）上にＳｉＮｘ膜（３２）を２０
００Å程度プラズマＣＶＤ法により形成する。そしてさ
らに、ＳｉＮｘ膜（３２）上にＯＦＰＲ８００等のレジ
スト（３１）を塗布し、レジスト（３１）を所望の形状
にパターニングする。次に図４（ｂ）に示したように、
ＳｉＮｘ膜（３２）をフッ酸でエッチングする。そし
て、図４（ｃ）に示すように、ボート（３４）、（３
５）、（３６）にそれぞれＡｕＧｅ、Ｎｉ、Ａｕをチャ
ージし、ＡｕＧｅ／Ｎｉ／Ａｕの順番でオーミックメタ
ルを蒸着して、オーミック電極を形成する。
【０００３】リフトオフ法では、図５に示すように、レ
ジスト上のメタル（５４ａ）と基板（５３）上のメタル
（５４ｂ）が分離することが不可欠であるため、下層の
パターン層であるＳｉＮｘ膜（５２）をオーバーエッチ
ングすることによりメタルが蒸着されない領域、すなわ
ちレジスト（５１）と基板（５３）で挟まれた空間
（Ｂ）を形成している。
ジスト上のメタル（５４ａ）と基板（５３）上のメタル
（５４ｂ）が分離することが不可欠であるため、下層の
パターン層であるＳｉＮｘ膜（５２）をオーバーエッチ
ングすることによりメタルが蒸着されない領域、すなわ
ちレジスト（５１）と基板（５３）で挟まれた空間
（Ｂ）を形成している。
【０００４】また、下層のパターン層であるＳｉＮｘ膜
（５２）の厚さが薄いと、パターン層の上層に形成され
る電極層のメタルと基板がつながってしまうため、通常
下層のパターン層の厚さは蒸着されるメタルの厚さと同
程度となっている。メタルの厚さは通常数１０００Åで
ある。従って、リフトオフプロセスを用いた場合は、必
ずパターン位置を決めているレジストと実際にメタルが
蒸着される基板面との間には数１０００Åの高低差が生
じる。
（５２）の厚さが薄いと、パターン層の上層に形成され
る電極層のメタルと基板がつながってしまうため、通常
下層のパターン層の厚さは蒸着されるメタルの厚さと同
程度となっている。メタルの厚さは通常数１０００Åで
ある。従って、リフトオフプロセスを用いた場合は、必
ずパターン位置を決めているレジストと実際にメタルが
蒸着される基板面との間には数１０００Åの高低差が生
じる。
【０００５】一方、ＡｕＧｅを用いたオーミック電極の
蒸着は一般的に抵抗加熱型蒸着機で行われている。これ
は、ＡｕＧｅの蒸着ではＡｕとＧｅの融点が大きく異な
るためＡｕが先に蒸着されＧｅは後に蒸着されるからで
ある。従って、メタルを多量にチャージして、それを少
量ずつ蒸着する電子線加熱型蒸着機ではＡｕとＧｅがそ
れぞれ層状に蒸着し、適当ではない。抵抗加熱型蒸着機
でＡｕＧｅ／Ｎｉ／Ａｕを蒸着する方法は、複数のボー
トにそれぞれのメタルを入れ、それらのボートを電流に
よって加熱することによって行われる。
蒸着は一般的に抵抗加熱型蒸着機で行われている。これ
は、ＡｕＧｅの蒸着ではＡｕとＧｅの融点が大きく異な
るためＡｕが先に蒸着されＧｅは後に蒸着されるからで
ある。従って、メタルを多量にチャージして、それを少
量ずつ蒸着する電子線加熱型蒸着機ではＡｕとＧｅがそ
れぞれ層状に蒸着し、適当ではない。抵抗加熱型蒸着機
でＡｕＧｅ／Ｎｉ／Ａｕを蒸着する方法は、複数のボー
トにそれぞれのメタルを入れ、それらのボートを電流に
よって加熱することによって行われる。
【０００６】この時は前記したように、図６に示すよう
に、パターン層と基板の高低差があることと、メタルの
種類により蒸着源の位置が少しずつ異なることにより、
メタル端では必ずしもＡｕＧｅ／Ｎｉ／Ａｕの積層構造
に蒸着されるわけではなく、ＮｉやＡｕが単体で基板上
に蒸着されている場合が多い。図６においては、Ｎｉ
（２２）が基板（２４）とＡで単体接触している。
に、パターン層と基板の高低差があることと、メタルの
種類により蒸着源の位置が少しずつ異なることにより、
メタル端では必ずしもＡｕＧｅ／Ｎｉ／Ａｕの積層構造
に蒸着されるわけではなく、ＮｉやＡｕが単体で基板上
に蒸着されている場合が多い。図６においては、Ｎｉ
（２２）が基板（２４）とＡで単体接触している。
【０００７】また、ここではＳｉＮｘ膜を用いたリフト
オフ法を示したが、２層レジストを用いたり、逆テーパ
のレジストを用いても結果は同様である。最近では、蒸
着メタル位置があまり変わらない電子線加熱型蒸着機を
用いるため、メタル構造を従来のＡｕＧｅ／Ｎｉ／Ａｕ
からＧｅ／Ａｕ／Ｎｉ／Ａｕに変更して蒸着することも
ある。また、抵抗加熱型蒸着機でも、ほぼ同じ場所から
メタルが蒸着できるものは、蒸着メタルの温度により蒸
着時のメタルの回り込みなど状態が変化するため、メタ
ル端まで必ずＡｕＧｅ／Ｎｉ／Ａｕの層構造が保たれて
いるわけではない。
オフ法を示したが、２層レジストを用いたり、逆テーパ
のレジストを用いても結果は同様である。最近では、蒸
着メタル位置があまり変わらない電子線加熱型蒸着機を
用いるため、メタル構造を従来のＡｕＧｅ／Ｎｉ／Ａｕ
からＧｅ／Ａｕ／Ｎｉ／Ａｕに変更して蒸着することも
ある。また、抵抗加熱型蒸着機でも、ほぼ同じ場所から
メタルが蒸着できるものは、蒸着メタルの温度により蒸
着時のメタルの回り込みなど状態が変化するため、メタ
ル端まで必ずＡｕＧｅ／Ｎｉ／Ａｕの層構造が保たれて
いるわけではない。
【０００８】
【発明が解決しようとする課題】このようなオーミック
電極形成法で電極を形成した素子を３５０℃程度で熱処
理を行うと、しばしばメタルと基板との両方あるいはど
ちらかが酸化され、または両者が合金化し、コンタクト
抵抗が劣化することが観察される。コンタクト抵抗は素
子特性を決める重要な項目であるため、コンタクト抵抗
の劣化は直接素子特性の劣化につながる。
電極形成法で電極を形成した素子を３５０℃程度で熱処
理を行うと、しばしばメタルと基板との両方あるいはど
ちらかが酸化され、または両者が合金化し、コンタクト
抵抗が劣化することが観察される。コンタクト抵抗は素
子特性を決める重要な項目であるため、コンタクト抵抗
の劣化は直接素子特性の劣化につながる。
【０００９】一般にオーミック電極形成後もレジストの
ベーキング、素子のパッケージングでのダイボンド、キ
ャップシール、素子特性の安定化のためのベーキングな
ど、３５０℃程度の熱処理は避けることができないた
め、オーミック電極の熱安定性を高めることは非常に重
要である。
ベーキング、素子のパッケージングでのダイボンド、キ
ャップシール、素子特性の安定化のためのベーキングな
ど、３５０℃程度の熱処理は避けることができないた
め、オーミック電極の熱安定性を高めることは非常に重
要である。
【００１０】本発明者らは、上記の問題点を解決するた
めに、次のような実験を行った。チャンネルが表面から
近いため表面付近の影響を受けやすいＧａＡｓ系のＨＥ
ＭＴ構造を分子線エピタキシーで成長させ、その上に従
来のリフトオフ法でＴＬＭ法（Transmission Line Meth
od) 用のオーミック電極を形成し、２５０℃で１分間ア
ロイした。そして、その２つの電極間の抵抗を測定し
た。その結果を図７に示す。図からわかるように電極間
のバイアスの正負において、抵抗値が非対称になる現象
が観察された。この非対称性は、蒸着用ボートと電極パ
ターンとの位置関係で決まっており、そのことにより、
オーミック電極端で表１に示すようなメタル層構造が変
化していることが原因であると判明した。
めに、次のような実験を行った。チャンネルが表面から
近いため表面付近の影響を受けやすいＧａＡｓ系のＨＥ
ＭＴ構造を分子線エピタキシーで成長させ、その上に従
来のリフトオフ法でＴＬＭ法（Transmission Line Meth
od) 用のオーミック電極を形成し、２５０℃で１分間ア
ロイした。そして、その２つの電極間の抵抗を測定し
た。その結果を図７に示す。図からわかるように電極間
のバイアスの正負において、抵抗値が非対称になる現象
が観察された。この非対称性は、蒸着用ボートと電極パ
ターンとの位置関係で決まっており、そのことにより、
オーミック電極端で表１に示すようなメタル層構造が変
化していることが原因であると判明した。
【表１】
【００１１】またさらに、前述したように、この電極を
３００℃で１分間熱処理した結果、コンタクト抵抗が大
幅に劣化した。そこで、どのメタルがコンタクト抵抗の
劣化に寄与しているのかを調べるために、次のような実
験を行った。まず、ｎ型ＩｎＧａＡｓを分子線エピタキ
シーによって成長させた。Ｉｎ混晶比が５３％、厚さ１
０００Å、Ｓｉ濃度は１×１０19ｃｍ-13 でＩｎＰ基板
上に成長させている。この構造ではメタルを蒸着するだ
けで良好なオーミック電極を得ることができる。この基
板上に種々のメタルを蒸着し、種々の熱処理を行ってＴ
ＬＭ法によってコンタクト抵抗を測定した。
３００℃で１分間熱処理した結果、コンタクト抵抗が大
幅に劣化した。そこで、どのメタルがコンタクト抵抗の
劣化に寄与しているのかを調べるために、次のような実
験を行った。まず、ｎ型ＩｎＧａＡｓを分子線エピタキ
シーによって成長させた。Ｉｎ混晶比が５３％、厚さ１
０００Å、Ｓｉ濃度は１×１０19ｃｍ-13 でＩｎＰ基板
上に成長させている。この構造ではメタルを蒸着するだ
けで良好なオーミック電極を得ることができる。この基
板上に種々のメタルを蒸着し、種々の熱処理を行ってＴ
ＬＭ法によってコンタクト抵抗を測定した。
【００１２】その結果、表１に示すようにＮｉが単体で
基板に接触している場合は、３００℃程度の熱処理によ
って著しくコンタクト抵抗が劣化することが判明した。
また、Ａｕ単体では熱処理によるコンタクト抵抗の著し
い劣化はないものの、コンタクト抵抗の絶対値はＡｕＧ
ｅに比べてやや高いことが判明した。
基板に接触している場合は、３００℃程度の熱処理によ
って著しくコンタクト抵抗が劣化することが判明した。
また、Ａｕ単体では熱処理によるコンタクト抵抗の著し
い劣化はないものの、コンタクト抵抗の絶対値はＡｕＧ
ｅに比べてやや高いことが判明した。
【００１３】これらの結果を総合すると、Ｎｉが単体で
基板に接触することにより、図６に示すように電流の流
れを阻害するような空乏層が形成され（図中Ａ）これに
より見かけ上のコンタクト抵抗が劣化していると考えら
れる。また、Ａｕ単体でもコンタクト抵抗がやや劣化し
ているため、Ａｕも単体で基板に接触しないほうが望ま
しい。本発明はこのような状況に鑑み、熱的に安定なオ
ーミック電極を提供するものである。
基板に接触することにより、図６に示すように電流の流
れを阻害するような空乏層が形成され（図中Ａ）これに
より見かけ上のコンタクト抵抗が劣化していると考えら
れる。また、Ａｕ単体でもコンタクト抵抗がやや劣化し
ているため、Ａｕも単体で基板に接触しないほうが望ま
しい。本発明はこのような状況に鑑み、熱的に安定なオ
ーミック電極を提供するものである。
【００１４】
【課題を解決するための手段】本発明によれば、ＨＥＭ
Ｔ構造を有する化合物半導体基板上に形成された層構造
よりなるオーミック電極であって、該オーミック電極
は、少なくともドーピングメタル層と、Ｎｉ層からな
り、かつ、前記ドーピングメタル層の表面積が該ドーピ
ングメタル層上に形成されるＮｉ層の表面積より実質的
に大きいことを特徴とするオーミック電極が提供され
る。ここで化合物半導体基板とはＧａＡｓ系に限らずＩ
ｎＰ系でもその他どのような基板でも可能であり具体的
にはＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ等があげら
れる。また、デバイスはＨＥＭＴに限らずその他のデバ
イスでもよい。
Ｔ構造を有する化合物半導体基板上に形成された層構造
よりなるオーミック電極であって、該オーミック電極
は、少なくともドーピングメタル層と、Ｎｉ層からな
り、かつ、前記ドーピングメタル層の表面積が該ドーピ
ングメタル層上に形成されるＮｉ層の表面積より実質的
に大きいことを特徴とするオーミック電極が提供され
る。ここで化合物半導体基板とはＧａＡｓ系に限らずＩ
ｎＰ系でもその他どのような基板でも可能であり具体的
にはＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ等があげら
れる。また、デバイスはＨＥＭＴに限らずその他のデバ
イスでもよい。
【００１５】化合物半導体基板上に形成される電極は１
層の導電層から構成されていても良く、２層以上の導電
層から構成されていても良い。この際の電極を構成する
導電層としては、通常の金属、例えば、Ｗ、Ｚｎ、Ａ
ｕ、Ａｌ、Ｇｅ／Ａｕ／Ｎｉ、ＡｕＧｅ／Ｎｉ／Ａｕ、
Ｔｉ／Ｐｔ／Ａｕ、Ａｌ／Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ｐ
ｔ、ＡｇＧｅ／Ｉｎ／Ａｇ等を使用することができる。
オーミック電極を形成できるものであれば、どのような
ものでも良い。
層の導電層から構成されていても良く、２層以上の導電
層から構成されていても良い。この際の電極を構成する
導電層としては、通常の金属、例えば、Ｗ、Ｚｎ、Ａ
ｕ、Ａｌ、Ｇｅ／Ａｕ／Ｎｉ、ＡｕＧｅ／Ｎｉ／Ａｕ、
Ｔｉ／Ｐｔ／Ａｕ、Ａｌ／Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ｐ
ｔ、ＡｇＧｅ／Ｉｎ／Ａｇ等を使用することができる。
オーミック電極を形成できるものであれば、どのような
ものでも良い。
【００１６】これら電極は抵抗加熱、電子ビーム加熱、
スパッタリング等の公知の方法で形成することができ
る。ドーピングメタルとしてはＧｅ／Ａｕ、ＡｕＧｅ、
ＡｇＧｅ等種々のものが考えられる。他の電極層とは、
前記ドーピングメタル層の上層に形成される電極層を意
味し、具体的にはＮｉ、Ａｕ、Ｐｔ、Ａｇ等半導体基板
と接触するとコンタクト抵抗を劣化させるものをいう。
また、表面積が実質的に大きいとは、ドーピングメタル
層の表面積が他の電極層より大きく、すなわちドーピン
グメタル層を他の電極層より広い面積に蒸着することに
より種々の熱処理によっても他の電極層が基板に直接接
触することが無い状態を意味する。
スパッタリング等の公知の方法で形成することができ
る。ドーピングメタルとしてはＧｅ／Ａｕ、ＡｕＧｅ、
ＡｇＧｅ等種々のものが考えられる。他の電極層とは、
前記ドーピングメタル層の上層に形成される電極層を意
味し、具体的にはＮｉ、Ａｕ、Ｐｔ、Ａｇ等半導体基板
と接触するとコンタクト抵抗を劣化させるものをいう。
また、表面積が実質的に大きいとは、ドーピングメタル
層の表面積が他の電極層より大きく、すなわちドーピン
グメタル層を他の電極層より広い面積に蒸着することに
より種々の熱処理によっても他の電極層が基板に直接接
触することが無い状態を意味する。
【００１７】
【作用】上記した構成によれば、化合物半導体基板上に
形成される層構造よりなるオーミック電極であって、該
オーミック電極を構成し、かつ前記化合物半導体基板上
に形成されるドーピングメタル層の表面積が該ドーピン
グメタル層上に形成される他の電極層の表面積よりも実
質的に大きいので、この電極がレジストのベーキング、
素子のパッケージングでのダイボンド、キャップシー
ル、素子特性の安定化のためのベーキングなどで３５０
℃程度の熱処理を受けてもドーピングメタル層がその上
層に形成される電極層が変化して基板と接触するのを防
止し、他のメタルが単体で基板に接触することにより起
こる空乏層の形成がなくなる。
形成される層構造よりなるオーミック電極であって、該
オーミック電極を構成し、かつ前記化合物半導体基板上
に形成されるドーピングメタル層の表面積が該ドーピン
グメタル層上に形成される他の電極層の表面積よりも実
質的に大きいので、この電極がレジストのベーキング、
素子のパッケージングでのダイボンド、キャップシー
ル、素子特性の安定化のためのベーキングなどで３５０
℃程度の熱処理を受けてもドーピングメタル層がその上
層に形成される電極層が変化して基板と接触するのを防
止し、他のメタルが単体で基板に接触することにより起
こる空乏層の形成がなくなる。
【００１８】
【実施例】以下、本発明の実施例について説明する。 実施例１ 図１に示したように、化合物半導体基板（１４）とし
て、半絶縁性基板の上に分子線エピタキシー法によりア
ンドープＧａＡｓ５０００Å、アンドープＡｌＧａＡｓ
２０Å、Ｓｉを２×１０18ｃｍ-13 の濃度でドーピング
したｎ型ＡｌＧａＡｓ２５０Å、Ｓｉを２×１０18ｃｍ
-13 の濃度でドーピングしたｎ型ＧａＡｓ１００Åを順
次積層したものを用いた。
て、半絶縁性基板の上に分子線エピタキシー法によりア
ンドープＧａＡｓ５０００Å、アンドープＡｌＧａＡｓ
２０Å、Ｓｉを２×１０18ｃｍ-13 の濃度でドーピング
したｎ型ＡｌＧａＡｓ２５０Å、Ｓｉを２×１０18ｃｍ
-13 の濃度でドーピングしたｎ型ＧａＡｓ１００Åを順
次積層したものを用いた。
【００１９】次に、第２図に示すように、メタルのリフ
トオフ法を用い、オーミック電極の形成を行った。ま
ず、化合物半導体基板（１４）上に厚さ約２０００Åの
ＳｉＮｘ膜（４２）をプラズマＣＶＤ法で形成した。そ
して、ＳｉＮｘ膜（４２）上にＯＦＰＲ８００を３００
０ｒｐｍで４０秒間、スピンナーで塗布してレジスト
（４１）とし、これを９０℃で２０分間ベークした。そ
の後にステッパーを用いて露光、現像を行ってレジスト
（４１）のパターニングを行った。そして、パターニン
グされたレジスト（４１）及びＳｉＮｘ膜（４２）が形
成された化合物半導体基板（１４）をバッファードフッ
酸（ＨＦ：ＮＨ4 Ｆ＝１：１００）に８０秒間浸漬し、
ＳｉＮｘ膜（４２）をエッチングした。レジストパター
ンからのＳｉＮｘ膜（４２）のサイドエッチ量は０．２
μｍ程度であった。次いで、図２に示したように、後工
程で形成されるドーピングメタルであるＡｕＧｅ層（図
１中、１３）上に、他方の電極層であるＮｉ層（１２）
が積層するように、ＡｕＧｅ、Ｎｉ及びＡｕの蒸着用の
ボート（４４、４７、４５及び４６）を４列用意し、両
端のＡｕＧｅの蒸着用のボート（４４）（４７）から各
５００Åずつ計１０００Å、ＡｕＧｅを化合物半導体基
板（１４）上に蒸着した。そして、さらにＡｕＧｅ層
（１３）上に、Ｎｉ、Ａｕをそれぞれ１５０Å、１００
０Å蒸着し、他の電極層を形成した。次いで、通常の方
法でリフトオフし、第１図に示されたメタル端構造、す
なわちドーピングメタル層であるＡｕＧｅ（１３）の表
面積が他の電極層すなわちＮｉ層（１２）の表面積より
広くなっている層構造を形成した。
トオフ法を用い、オーミック電極の形成を行った。ま
ず、化合物半導体基板（１４）上に厚さ約２０００Åの
ＳｉＮｘ膜（４２）をプラズマＣＶＤ法で形成した。そ
して、ＳｉＮｘ膜（４２）上にＯＦＰＲ８００を３００
０ｒｐｍで４０秒間、スピンナーで塗布してレジスト
（４１）とし、これを９０℃で２０分間ベークした。そ
の後にステッパーを用いて露光、現像を行ってレジスト
（４１）のパターニングを行った。そして、パターニン
グされたレジスト（４１）及びＳｉＮｘ膜（４２）が形
成された化合物半導体基板（１４）をバッファードフッ
酸（ＨＦ：ＮＨ4 Ｆ＝１：１００）に８０秒間浸漬し、
ＳｉＮｘ膜（４２）をエッチングした。レジストパター
ンからのＳｉＮｘ膜（４２）のサイドエッチ量は０．２
μｍ程度であった。次いで、図２に示したように、後工
程で形成されるドーピングメタルであるＡｕＧｅ層（図
１中、１３）上に、他方の電極層であるＮｉ層（１２）
が積層するように、ＡｕＧｅ、Ｎｉ及びＡｕの蒸着用の
ボート（４４、４７、４５及び４６）を４列用意し、両
端のＡｕＧｅの蒸着用のボート（４４）（４７）から各
５００Åずつ計１０００Å、ＡｕＧｅを化合物半導体基
板（１４）上に蒸着した。そして、さらにＡｕＧｅ層
（１３）上に、Ｎｉ、Ａｕをそれぞれ１５０Å、１００
０Å蒸着し、他の電極層を形成した。次いで、通常の方
法でリフトオフし、第１図に示されたメタル端構造、す
なわちドーピングメタル層であるＡｕＧｅ（１３）の表
面積が他の電極層すなわちＮｉ層（１２）の表面積より
広くなっている層構造を形成した。
【００２０】その後、熱による化合物半導体基板（１
４）からのＡｓ抜けを防ぐため、３００ÅのＳｉＮｘ膜
をプラズマＣＶＤ法で形成した。その試料を分割し、２
５０℃、３００℃、３５０℃、４００℃でそれぞれ１分
間熱処理を行った。この熱処理はランプ加熱型の電気炉
内に炭素製のサセプターでサンドイッチ状に挟まれた試
料を入れて加熱したものである。加熱温度は炭素製のサ
セプターの温度を熱電対で測定した。また、比較例とし
て通常の方法で蒸着した試料も同様の条件で熱処理を行
った。
４）からのＡｓ抜けを防ぐため、３００ÅのＳｉＮｘ膜
をプラズマＣＶＤ法で形成した。その試料を分割し、２
５０℃、３００℃、３５０℃、４００℃でそれぞれ１分
間熱処理を行った。この熱処理はランプ加熱型の電気炉
内に炭素製のサセプターでサンドイッチ状に挟まれた試
料を入れて加熱したものである。加熱温度は炭素製のサ
セプターの温度を熱電対で測定した。また、比較例とし
て通常の方法で蒸着した試料も同様の条件で熱処理を行
った。
【００２１】ＴＬＭ法で測定した熱処理後のコンタクト
抵抗の測定結果を図３に示す。なお図３中実施例は丸、
比較例は四角で示した。２５０℃で１分間の熱処理後の
コンタクト抵抗は、実施例、比較例ともに０．２／mm以
下と良好であるが、実施例では、熱処理温度が４００℃
においてもコンタクト抵抗は安定して良好であるが、比
較例では熱処理温度が３００℃を越えるとコンタクト抵
抗が著しく劣化している。このようにドーピングメタル
であるＡｕＧｅ層（１３）の表面積を他の電極層である
Ｎｉ層（１２）の表面積より広い面積に蒸着することに
より、４００℃の熱処理においても劣化しない良好なオ
ーミック電極を得ることができた。
抵抗の測定結果を図３に示す。なお図３中実施例は丸、
比較例は四角で示した。２５０℃で１分間の熱処理後の
コンタクト抵抗は、実施例、比較例ともに０．２／mm以
下と良好であるが、実施例では、熱処理温度が４００℃
においてもコンタクト抵抗は安定して良好であるが、比
較例では熱処理温度が３００℃を越えるとコンタクト抵
抗が著しく劣化している。このようにドーピングメタル
であるＡｕＧｅ層（１３）の表面積を他の電極層である
Ｎｉ層（１２）の表面積より広い面積に蒸着することに
より、４００℃の熱処理においても劣化しない良好なオ
ーミック電極を得ることができた。
【００２２】
【発明の効果】この発明のオーミック電極は、化合物半
導体基板上に単一のマスクを使用して連続的に形成され
る層構造よりなり、該オーミック電極を構成しかつ前記
化合物半導体基板上に形成されるドーピングメタル層の
表面積が、該ドーピングメタル層上に形成される他の電
極層の表面積よりも実質的に大きいため、簡易な方法を
採用しながら、基板上への単体のメタルの回り込みを確
実に防止等することができ、熱的に安定なオーミック電
極を得ることができる。
導体基板上に単一のマスクを使用して連続的に形成され
る層構造よりなり、該オーミック電極を構成しかつ前記
化合物半導体基板上に形成されるドーピングメタル層の
表面積が、該ドーピングメタル層上に形成される他の電
極層の表面積よりも実質的に大きいため、簡易な方法を
採用しながら、基板上への単体のメタルの回り込みを確
実に防止等することができ、熱的に安定なオーミック電
極を得ることができる。
【００２３】
【図１】本発明の一実施例を示す構成説明図である。
【図２】オーミックメタル蒸着法の一実施例を示す構成
説明図である。
説明図である。
【図３】熱処理温度によるコンタクト抵抗の変化を示す
図である。
図である。
【図４】オーミックメタル蒸着法の従来例を示す構成説
明図である。
明図である。
【図５】リフトオフプロセスにおけるパターン端を示す
説明図である。
説明図である。
【図６】従来例を示す構成説明図である。
【図７】従来例における２端子間の抵抗と端子間電圧を
関係を示す図である。
関係を示す図である。
１２ Ｎｉ層（他の電極層） １３ ＡｕＧｅ層（ドーピングメタル層） １４ 化合物半導体基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (1)
- 【請求項１】 ＨＥＭＴ構造を有する化合物半導体基板
上に形成された層構造よりなるオーミック電極であっ
て、該オーミック電極は、少なくともドーピングメタル
層と、Ｎｉ層からなり、かつ、前記ドーピングメタル層
の表面積が該ドーピングメタル層上に形成されるＮｉ層
の表面積より実質的に大きいことを特徴とするオーミッ
ク電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189333A JP2977378B2 (ja) | 1992-07-16 | 1992-07-16 | オーミック電極 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189333A JP2977378B2 (ja) | 1992-07-16 | 1992-07-16 | オーミック電極 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637036A JPH0637036A (ja) | 1994-02-10 |
| JP2977378B2 true JP2977378B2 (ja) | 1999-11-15 |
Family
ID=16239591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189333A Expired - Fee Related JP2977378B2 (ja) | 1992-07-16 | 1992-07-16 | オーミック電極 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2977378B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100601332B1 (ko) * | 2004-06-10 | 2006-07-13 | 박병주 | 유기 반도체 소자, 그의 제조 방법 및 제조 장치 |
-
1992
- 1992-07-16 JP JP4189333A patent/JP2977378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637036A (ja) | 1994-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4186410A (en) | Nonalloyed ohmic contacts to n-type Group III(a)-V(a) semiconductors | |
| JPS6353710B2 (ja) | ||
| US4312113A (en) | Method of making field-effect transistors with micron and submicron gate lengths | |
| US4310570A (en) | Field-effect transistors with micron and submicron gate lengths | |
| JP2977378B2 (ja) | オーミック電極 | |
| US5362658A (en) | Method for producing semiconductor device | |
| US5747878A (en) | Ohmic electrode, its fabrication method and semiconductor device | |
| US4312112A (en) | Method of making field-effect transistors with micron and submicron gate lengths | |
| JPH08186249A (ja) | 半導体装置及びその製造方法 | |
| JPS61116877A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60242619A (ja) | 半導体オ−ム性電極の形成方法 | |
| JP3139003B2 (ja) | 共鳴トンネリングダイオードの製造方法 | |
| JPH08222526A (ja) | Ｐ・ｎ型同一オーミック材料及びその製造方法 | |
| JP2000174259A (ja) | 半導体素子の製造方法 | |
| JP3064559B2 (ja) | 高電子移動度トランジスタの製造方法 | |
| JPH0738175A (ja) | ガンダイオード | |
| JP3139506B2 (ja) | ショットキ障壁を有する半導体装置の製造方法 | |
| JPH03231424A (ja) | 化合物半導体装置の製造方法 | |
| JPH0964057A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH0226790B2 (ja) | ||
| JPH03225823A (ja) | 化合物半導体装置 | |
| JPH0878666A (ja) | 高電子移動度トランジスタとその製造方法 | |
| JPH0818034A (ja) | 半導体装置及びその製造方法 | |
| JPS6289387A (ja) | 半導体レ−ザ装置 | |
| JPH056901A (ja) | 金属−半導体電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |