JPH0964057A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
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- JPH0964057A JPH0964057A JP21316395A JP21316395A JPH0964057A JP H0964057 A JPH0964057 A JP H0964057A JP 21316395 A JP21316395 A JP 21316395A JP 21316395 A JP21316395 A JP 21316395A JP H0964057 A JPH0964057 A JP H0964057A
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Abstract
(57)【要約】
【課題】 ヘテロ接合バイポーラトランジスタ及びその
製造方法に関し、ガードリングの表面の導電性に起因す
るヘテロ接合バイポーラトランジスタの劣化を抑制す
る。 【解決手段】 ヘテロ接合バイポーラトランジスタのエ
ミッタ電極８とベース電極９との間のガードリング１２
の表面に反応性イオンエッチングによってダメージを与
え、高抵抗領域１３を形成する。
製造方法に関し、ガードリングの表面の導電性に起因す
るヘテロ接合バイポーラトランジスタの劣化を抑制す
る。 【解決手段】 ヘテロ接合バイポーラトランジスタのエ
ミッタ電極８とベース電極９との間のガードリング１２
の表面に反応性イオンエッチングによってダメージを与
え、高抵抗領域１３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタ及びその製造方法に関するものであり、
特に、III-Ｖ族化合物半導体からなるエミッタメサ構造
を有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）
におけるエミッタ電極とベース電極との間に存在するエ
ミッタ層の高抵抗化に関するものである。
ラトランジスタ及びその製造方法に関するものであり、
特に、III-Ｖ族化合物半導体からなるエミッタメサ構造
を有するＨＢＴ（ヘテロ接合バイポーラトランジスタ）
におけるエミッタ電極とベース電極との間に存在するエ
ミッタ層の高抵抗化に関するものである。
【０００２】
【従来の技術】従来、ＧａＡｓ等の電子移動度の大きな
III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラト
ランジスタ等の化合物半導体装置は、高周波素子或いは
高速スイッチング素子として広く用いられている。
III-Ｖ族化合物半導体を用いたヘテロ接合バイポーラト
ランジスタ等の化合物半導体装置は、高周波素子或いは
高速スイッチング素子として広く用いられている。
【０００３】このヘテロ接合バイポーラトランジスタ
は、エミッタ層としてＡｌＧａＡｓを用い、ベース層及
びコレクタ層としてＧａＡｓを用いて構成するのが一般
的であったが、近年、エミッタ層としてのＡｌＧａＡｓ
層に形成される深い準位に起因する劣化の問題を解決す
るために、エミッタ層としてＩｎＧａＰ層が用いられる
ようになっている。
は、エミッタ層としてＡｌＧａＡｓを用い、ベース層及
びコレクタ層としてＧａＡｓを用いて構成するのが一般
的であったが、近年、エミッタ層としてのＡｌＧａＡｓ
層に形成される深い準位に起因する劣化の問題を解決す
るために、エミッタ層としてＩｎＧａＰ層が用いられる
ようになっている。
【０００４】即ち、エミッタ層として活性な原子である
Ａｌを含むＡｌＧａＡｓ層を用いた場合には、ＡｌＧａ
Ａｓ層に深い準位に起因する多くの非発光性再結合中心
が形成され、この非発光性再結合中心を介してヘテロ接
合バイポーラトランジスタの劣化が進行するため、Ａｌ
を含まないＩｎＧａＰ層をエミッタ層として用いること
によって劣化の問題を解決して、ヘテロ接合バイポーラ
トランジスタの信頼性を向上させている。
Ａｌを含むＡｌＧａＡｓ層を用いた場合には、ＡｌＧａ
Ａｓ層に深い準位に起因する多くの非発光性再結合中心
が形成され、この非発光性再結合中心を介してヘテロ接
合バイポーラトランジスタの劣化が進行するため、Ａｌ
を含まないＩｎＧａＰ層をエミッタ層として用いること
によって劣化の問題を解決して、ヘテロ接合バイポーラ
トランジスタの信頼性を向上させている。
【０００５】この様な従来のヘテロ接合バイポーラトラ
ンジスタを図６を参照して説明する。なお、図６（ａ）
はヘテロ接合バイポーラトランジスタの概略的断面図で
あり、また、図６（ｂ）はヘテロ接合バイポーラトラン
ジスタのベース電極の形状を示す部分的上面図である。
ンジスタを図６を参照して説明する。なお、図６（ａ）
はヘテロ接合バイポーラトランジスタの概略的断面図で
あり、また、図６（ｂ）はヘテロ接合バイポーラトラン
ジスタのベース電極の形状を示す部分的上面図である。
【０００６】図６（ａ）参照 まず、ＭＯＶＰＥ法（有機金属気相成長法）、或いは、
ＭＢＥ法（分子線エピタキシャル成長法）を用いて、半
絶縁性ＧａＡｓ基板２１上にｎ+ 型ＧａＡｓサブコレク
タ層２２、ｎ型ＧａＡｓコレクタ層２３、ｐ+ 型ＧａＡ
ｓベース層２４、及び、ｎ型ＩｎＧａＰ層２５／ｎ型Ｇ
ａＡｓ層２６／ｎ+ 型ＩｎＧａＡｓ層２７からなるエミ
ッタ層２８を順次成長させる。
ＭＢＥ法（分子線エピタキシャル成長法）を用いて、半
絶縁性ＧａＡｓ基板２１上にｎ+ 型ＧａＡｓサブコレク
タ層２２、ｎ型ＧａＡｓコレクタ層２３、ｐ+ 型ＧａＡ
ｓベース層２４、及び、ｎ型ＩｎＧａＰ層２５／ｎ型Ｇ
ａＡｓ層２６／ｎ+ 型ＩｎＧａＡｓ層２７からなるエミ
ッタ層２８を順次成長させる。
【０００７】次いで、エミッタメサ、ベースメサ、及
び、コレクタメサを形成してキャップ層としてのｎ+ 型
ＩｎＧａＡｓ層２７、ｎ型ＧａＡｓ層２６の露出部、及
び、ｎ + 型ＧａＡｓサブコレクタ層１２の露出部に夫々
導電層を設けてオーミック性のエミッタ電極３０、ベー
ス電極３５、及び、コレクタ電極３７を形成し、最後に
パッシベーション膜としてＳｉＯＮ膜３８を設けてヘテ
ロ接合バイポーラトランジスタが完成する。
び、コレクタメサを形成してキャップ層としてのｎ+ 型
ＩｎＧａＡｓ層２７、ｎ型ＧａＡｓ層２６の露出部、及
び、ｎ + 型ＧａＡｓサブコレクタ層１２の露出部に夫々
導電層を設けてオーミック性のエミッタ電極３０、ベー
ス電極３５、及び、コレクタ電極３７を形成し、最後に
パッシベーション膜としてＳｉＯＮ膜３８を設けてヘテ
ロ接合バイポーラトランジスタが完成する。
【０００８】図６（ｂ）参照 この場合、ベース電極３５は、エミッタメサを取り囲む
ように、従って、エミッタ電極３０を取り囲むようにＵ
字状に設けられており、このベース電極３５とエミッタ
電極３０との間にガードリング３４が形成される。
ように、従って、エミッタ電極３０を取り囲むようにＵ
字状に設けられており、このベース電極３５とエミッタ
電極３０との間にガードリング３４が形成される。
【０００９】なお、この従来のヘテロ接合バイポーラト
ランジスタにおいては、熱処理を行ってベース電極３５
の構成元素をｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層
２５に拡散させて合金化領域３６を形成し、この合金化
領域３６によってベース電極３５とｐ型ＧａＡｓベース
層２４とをオーミックに接続している。
ランジスタにおいては、熱処理を行ってベース電極３５
の構成元素をｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層
２５に拡散させて合金化領域３６を形成し、この合金化
領域３６によってベース電極３５とｐ型ＧａＡｓベース
層２４とをオーミックに接続している。
【００１０】また、ｐ+ 型ＧａＡｓベース層２４を直接
露出させた場合には、エミッタ／ベース接合、即ち、ｐ
ｎ接合が表面に露出し、表面準位に起因して劣化が進行
するので、キャップ層のｎ+ 型ＩｎＧａＡｓ層２７のみ
をメサエッチングしてエミッタメサを形成している。
露出させた場合には、エミッタ／ベース接合、即ち、ｐ
ｎ接合が表面に露出し、表面準位に起因して劣化が進行
するので、キャップ層のｎ+ 型ＩｎＧａＡｓ層２７のみ
をメサエッチングしてエミッタメサを形成している。
【００１１】また、露出する層がｎ型ＩｎＧａＰ層２５
の場合には、具体的理由は解明されていないもののベー
ス電極３５の合金化反応の制御が困難になり、且つ、ｎ
型ＩｎＧａＰ層２５の禁制帯幅がｎ型ＧａＡｓ層２６の
禁制帯幅より大きいので、ベース電極３５の接触抵抗が
大きくなり素子特性が低下することになる。
の場合には、具体的理由は解明されていないもののベー
ス電極３５の合金化反応の制御が困難になり、且つ、ｎ
型ＩｎＧａＰ層２５の禁制帯幅がｎ型ＧａＡｓ層２６の
禁制帯幅より大きいので、ベース電極３５の接触抵抗が
大きくなり素子特性が低下することになる。
【００１２】
【発明が解決しようとする課題】しかし、ｎ型ＧａＡｓ
層２６を残存させた従来の構造において、ｎ型ＩｎＧａ
Ｐ層２５及びｎ型ＧａＡｓ層２６はエミッタ層２８を構
成する層であるのでドナー濃度をある程度以下には下げ
ることができず、ベース電極３５とエミッタ電極３０と
の間のガードリング３４が導電性を有することになり、
この導電性に基づく表面電導が素子の安定動作を阻害
し、素子劣化の原因となっている。
層２６を残存させた従来の構造において、ｎ型ＩｎＧａ
Ｐ層２５及びｎ型ＧａＡｓ層２６はエミッタ層２８を構
成する層であるのでドナー濃度をある程度以下には下げ
ることができず、ベース電極３５とエミッタ電極３０と
の間のガードリング３４が導電性を有することになり、
この導電性に基づく表面電導が素子の安定動作を阻害
し、素子劣化の原因となっている。
【００１３】したがって、本発明は、ガードリング３４
の表面を高抵抗化することによって、ヘテロ接合バイポ
ーラトランジスタの動作を安定にし、且つ、劣化を抑制
することを目的とする。
の表面を高抵抗化することによって、ヘテロ接合バイポ
ーラトランジスタの動作を安定にし、且つ、劣化を抑制
することを目的とする。
【００１４】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。
【００１５】図１参照 （１）本発明は、ヘテロ接合バイポーラトランジスタに
おいて、エミッタ電極８とベース電極９との間のガード
リング１２の表面にダメージ領域からなる高抵抗領域１
３を有すると共に、この高抵抗領域１３が少なくともベ
ース層３の上に存在することを特徴とする。
おいて、エミッタ電極８とベース電極９との間のガード
リング１２の表面にダメージ領域からなる高抵抗領域１
３を有すると共に、この高抵抗領域１３が少なくともベ
ース層３の上に存在することを特徴とする。
【００１６】この様に、エミッタ電極８とベース電極９
との間のガードリング１２の表面にダメージ領域からな
る高抵抗領域１３を設けることによって表面電導を抑制
したので、表面電導による素子の劣化を防止することが
でき、且つ、ベース層３を露出させることがないのでｐ
ｎ接合の露出に伴う表面準位に起因する劣化も防止する
ことができる。
との間のガードリング１２の表面にダメージ領域からな
る高抵抗領域１３を設けることによって表面電導を抑制
したので、表面電導による素子の劣化を防止することが
でき、且つ、ベース層３を露出させることがないのでｐ
ｎ接合の露出に伴う表面準位に起因する劣化も防止する
ことができる。
【００１７】（２）また、本発明は、ヘテロ接合バイポ
ーラトランジスタにおいて、エミッタ電極８とベース電
極９との間のガードリング１２の表面に成長層からなる
高抵抗領域１３を有すると共に、この高抵抗領域１３が
少なくともベース層３の上に存在することを特徴とす
る。
ーラトランジスタにおいて、エミッタ電極８とベース電
極９との間のガードリング１２の表面に成長層からなる
高抵抗領域１３を有すると共に、この高抵抗領域１３が
少なくともベース層３の上に存在することを特徴とす
る。
【００１８】この様に、ダメージ領域に代えて成長層を
用いて高抵抗領域１３を構成することによって、表面電
導の抑制がより確実になり、また、プラズマやイオン注
入によるダメージを受けることがなくなる。
用いて高抵抗領域１３を構成することによって、表面電
導の抑制がより確実になり、また、プラズマやイオン注
入によるダメージを受けることがなくなる。
【００１９】（３）また、本発明は、上記（１）または
（２）において、ベース電極９はエミッタ層７上に設け
られ、合金化領域１４を介してベース層３とオーミック
に接続されていることを特徴とする。
（２）において、ベース電極９はエミッタ層７上に設け
られ、合金化領域１４を介してベース層３とオーミック
に接続されていることを特徴とする。
【００２０】この合金化領域１４を用いることによっ
て、導電型の異なるエミッタ層７上にベース電極９を設
けた場合にも、イオン注入等によるリーチスルー領域の
形成工程が不要になり、製造工程が簡素化される。
て、導電型の異なるエミッタ層７上にベース電極９を設
けた場合にも、イオン注入等によるリーチスルー領域の
形成工程が不要になり、製造工程が簡素化される。
【００２１】（４）また、本発明は、ヘテロ接合バイポ
ーラトランジスタの製造方法において、半絶縁性半導体
基板１上に少なくとも一導電型コレクタ層２、反対導電
型ベース層３、及び、一導電型エミッタ層７（４〜６）
を順次堆積させる工程、ベース層３が露出しない深さま
でエミッタ層７の一部をエッチングする工程、このエッ
チングにより露出したエミッタ層７（４，５）の少なく
とも一部に反応性イオンエッチング法を用いてダメージ
を与えて高抵抗領域１３を形成する工程、高抵抗領域１
３の一部にベース電極９を形成する工程、ベース層３に
達する合金化領域１４を形成する工程、エミッタ層７及
びベース層３をエッチングしてコレクタ層２の一部を露
出させる工程、及び、エミッタ層７及びコレクタ層２に
夫々エミッタ電極８及びコレクタ電極１０を形成する工
程を有することを特徴とする。
ーラトランジスタの製造方法において、半絶縁性半導体
基板１上に少なくとも一導電型コレクタ層２、反対導電
型ベース層３、及び、一導電型エミッタ層７（４〜６）
を順次堆積させる工程、ベース層３が露出しない深さま
でエミッタ層７の一部をエッチングする工程、このエッ
チングにより露出したエミッタ層７（４，５）の少なく
とも一部に反応性イオンエッチング法を用いてダメージ
を与えて高抵抗領域１３を形成する工程、高抵抗領域１
３の一部にベース電極９を形成する工程、ベース層３に
達する合金化領域１４を形成する工程、エミッタ層７及
びベース層３をエッチングしてコレクタ層２の一部を露
出させる工程、及び、エミッタ層７及びコレクタ層２に
夫々エミッタ電極８及びコレクタ電極１０を形成する工
程を有することを特徴とする。
【００２２】この様に、本発明においては、ヘテロ接合
バイポーラトランジスタを製造する際に、ベース層３が
露出しない深さまでエミッタ層７の一部をエッチングす
ると共に、このエッチングによって露出したエミッタ層
７（４，５）の少なくとも一部に反応性イオンエッチン
グ法を用いてダメージを与えて高抵抗領域１３を形成す
るので、簡単な工程によって導電性を有するガードリン
グ１２を高抵抗化することができる。
バイポーラトランジスタを製造する際に、ベース層３が
露出しない深さまでエミッタ層７の一部をエッチングす
ると共に、このエッチングによって露出したエミッタ層
７（４，５）の少なくとも一部に反応性イオンエッチン
グ法を用いてダメージを与えて高抵抗領域１３を形成す
るので、簡単な工程によって導電性を有するガードリン
グ１２を高抵抗化することができる。
【００２３】この事情を図２を参照して説明する。な
お、図２は半絶縁性ＧａＡｓ基板上に設けた厚さ１９０
ｎｍで、不純物濃度が２．５×１０12ｃｍ-3のｎ型Ｇａ
Ａｓ層を、ＣＦ4 とＣＨＦ3 を反応ガスとして用いたＲ
ＩＥ（反応性イオンエッチング）法によってエッチング
した場合のｎ型ＧａＡｓ層の電流変動（ＲＩＥ処理後／
初期値）を示したものである。
お、図２は半絶縁性ＧａＡｓ基板上に設けた厚さ１９０
ｎｍで、不純物濃度が２．５×１０12ｃｍ-3のｎ型Ｇａ
Ａｓ層を、ＣＦ4 とＣＨＦ3 を反応ガスとして用いたＲ
ＩＥ（反応性イオンエッチング）法によってエッチング
した場合のｎ型ＧａＡｓ層の電流変動（ＲＩＥ処理後／
初期値）を示したものである。
【００２４】この場合の具体的条件としては、ＣＦ4 と
ＣＨＦ3 を夫々３６ｓｃｃｍ及び３０ｓｃｃｍ流して、
内容積２４０００ｃｃの反応室の圧力を４．０Ｐａにし
た状態で、室温で３００秒間エッチングを行い、エッチ
ング終了後にｎ型ＧａＡｓ層に直流電圧（Ｖdc）を印加
して流れる電流値を測定したものである。
ＣＨＦ3 を夫々３６ｓｃｃｍ及び３０ｓｃｃｍ流して、
内容積２４０００ｃｃの反応室の圧力を４．０Ｐａにし
た状態で、室温で３００秒間エッチングを行い、エッチ
ング終了後にｎ型ＧａＡｓ層に直流電圧（Ｖdc）を印加
して流れる電流値を測定したものである。
【００２５】図２参照 この様なＲＩＥ処理によってｎ型ＧａＡｓ層は損傷を受
け、表面にダメージ領域が形成されて電流値が減少し、
この電流値の減少の程度は印加電圧値の増加と共に大き
くなる。
け、表面にダメージ領域が形成されて電流値が減少し、
この電流値の減少の程度は印加電圧値の増加と共に大き
くなる。
【００２６】したがって、実際のヘテロ接合バイポーラ
トランジスタにおいては、ＲＩＥを用いたエッチング処
理によって露出したエミッタ層７（４，５）の抵抗値が
増加して、表面電導が抑制されることになる。なお、実
際の製造工程においては、ＲＩＥ処理時間は３００秒以
上であるので、受ける損傷はより大きくなり、抵抗値は
さらに増加することになる。
トランジスタにおいては、ＲＩＥを用いたエッチング処
理によって露出したエミッタ層７（４，５）の抵抗値が
増加して、表面電導が抑制されることになる。なお、実
際の製造工程においては、ＲＩＥ処理時間は３００秒以
上であるので、受ける損傷はより大きくなり、抵抗値は
さらに増加することになる。
【００２７】（５）また、本発明は、上記（４）におい
て、ベース層３が露出しない深さまでエミッタ層７の一
部をエッチングする工程の後に、全面に絶縁膜を堆積さ
せ、反応性イオンエッチング法を用いて絶縁膜からなる
サイドウォール１１を形成すると同時に露出したエミッ
タ層７（４，５）にダメージを与えて高抵抗領域１３を
形成することを特徴とする。
て、ベース層３が露出しない深さまでエミッタ層７の一
部をエッチングする工程の後に、全面に絶縁膜を堆積さ
せ、反応性イオンエッチング法を用いて絶縁膜からなる
サイドウォール１１を形成すると同時に露出したエミッ
タ層７（４，５）にダメージを与えて高抵抗領域１３を
形成することを特徴とする。
【００２８】この様に、エミッタメサ側面を保護するた
めのサイドウォール１１の形成工程を用いて高抵抗領域
１３を形成することができるので、高抵抗化工程が簡素
化されスループットが向上する。
めのサイドウォール１１の形成工程を用いて高抵抗領域
１３を形成することができるので、高抵抗化工程が簡素
化されスループットが向上する。
【００２９】（６）また、本発明は、ヘテロ接合バイポ
ーラトランジスタの製造方法において、半絶縁性半導体
基板１上に少なくとも一導電型コレクタ層２、反対導電
型ベース層３、及び、一導電型エミッタ層７を順次堆積
させる工程、ベース層３が露出しない深さまでエミッタ
層７の一部をエッチングする工程、このエッチングによ
り露出したエミッタ層７（４，５）の少なくとも一部を
さらにエッチングしてベース層３に達する凹部を形成す
る工程、この凹部に高抵抗層を結晶成長させて高抵抗領
域１３を形成する工程、露出したエミッタ層７（４，
５）の一部にベース電極９を形成する工程、ベース層３
に達する合金化領域１４を形成する工程、エミッタ層７
及びベース層３をエッチングしてコレクタ層２の一部を
露出させる工程、及び、エミッタ層７及びコレクタ層２
に夫々エミッタ電極８及びコレクタ電極１０を形成する
工程を有することを特徴とする。
ーラトランジスタの製造方法において、半絶縁性半導体
基板１上に少なくとも一導電型コレクタ層２、反対導電
型ベース層３、及び、一導電型エミッタ層７を順次堆積
させる工程、ベース層３が露出しない深さまでエミッタ
層７の一部をエッチングする工程、このエッチングによ
り露出したエミッタ層７（４，５）の少なくとも一部を
さらにエッチングしてベース層３に達する凹部を形成す
る工程、この凹部に高抵抗層を結晶成長させて高抵抗領
域１３を形成する工程、露出したエミッタ層７（４，
５）の一部にベース電極９を形成する工程、ベース層３
に達する合金化領域１４を形成する工程、エミッタ層７
及びベース層３をエッチングしてコレクタ層２の一部を
露出させる工程、及び、エミッタ層７及びコレクタ層２
に夫々エミッタ電極８及びコレクタ電極１０を形成する
工程を有することを特徴とする。
【００３０】この様に、結晶成長により高抵抗領域１３
を形成することにより、プラズマ工程或いはイオン注入
工程に伴うダメージの発生の問題をなくすことができ、
且つ、高抵抗領域１３の比抵抗をより高くすることがで
きる。
を形成することにより、プラズマ工程或いはイオン注入
工程に伴うダメージの発生の問題をなくすことができ、
且つ、高抵抗領域１３の比抵抗をより高くすることがで
きる。
【００３１】（７）また、本発明は、上記（６）におい
て、ベース層３がＧａＡｓ層から構成され、また、エミ
ッタ層７がベース層３と接するＩｎＧａＰ層５及びその
上に設けたＧａＡｓ層６から構成されると共に、成長層
がノン・ドープＧａＡｓ層からなることを特徴とする。
て、ベース層３がＧａＡｓ層から構成され、また、エミ
ッタ層７がベース層３と接するＩｎＧａＰ層５及びその
上に設けたＧａＡｓ層６から構成されると共に、成長層
がノン・ドープＧａＡｓ層からなることを特徴とする。
【００３２】この様に、成長層としてアンドープＧａＡ
ｓ層を用いることによって、ＩｎＧａＰ／ＧａＡｓ系ヘ
テロ接合バイポーラトランジスタにおけるガードリング
１２の表面電導を確実に抑制することができる。なお、
図において符号１５はパッシベーション膜を表す。
ｓ層を用いることによって、ＩｎＧａＰ／ＧａＡｓ系ヘ
テロ接合バイポーラトランジスタにおけるガードリング
１２の表面電導を確実に抑制することができる。なお、
図において符号１５はパッシベーション膜を表す。
【００３３】
【発明の実施の形態】ここで、図３乃至図４を参照し
て、本発明の第１の実施の形態を説明する。 図３（ａ）参照 まず、半絶縁性ＧａＡｓ基板２１上にＭＯＶＰＥ法を用
いて、不純物濃度が４×１０18ｃｍ-3で厚さが５００ｎ
ｍのｎ+ 型ＧａＡｓサブコレクタ層２２、不純物濃度が
４×１０17ｃｍ-3で厚さが６００ｎｍのｎ型ＧａＡｓコ
レクタ層２３、不純物濃度が４×１０19ｃｍ-3で厚さが
７０ｎｍのｐ+ 型ＧａＡｓベース層２４、及び、不純物
濃度が４×１０17ｃｍ-3で厚さが２４ｎｍのｎ型ＩｎＧ
ａＰ層２５／不純物濃度が４×１０17ｃｍ-3で厚さが６
ｎｍのｎ型ＧａＡｓ層２６／不純物濃度が３×１０19ｃ
ｍ-3で厚さが１１０ｎｍのｎ+ 型ＩｎＧａＡｓ層２７か
らなる積層エミッタ層２８を順次成長させる。
て、本発明の第１の実施の形態を説明する。 図３（ａ）参照 まず、半絶縁性ＧａＡｓ基板２１上にＭＯＶＰＥ法を用
いて、不純物濃度が４×１０18ｃｍ-3で厚さが５００ｎ
ｍのｎ+ 型ＧａＡｓサブコレクタ層２２、不純物濃度が
４×１０17ｃｍ-3で厚さが６００ｎｍのｎ型ＧａＡｓコ
レクタ層２３、不純物濃度が４×１０19ｃｍ-3で厚さが
７０ｎｍのｐ+ 型ＧａＡｓベース層２４、及び、不純物
濃度が４×１０17ｃｍ-3で厚さが２４ｎｍのｎ型ＩｎＧ
ａＰ層２５／不純物濃度が４×１０17ｃｍ-3で厚さが６
ｎｍのｎ型ＧａＡｓ層２６／不純物濃度が３×１０19ｃ
ｍ-3で厚さが１１０ｎｍのｎ+ 型ＩｎＧａＡｓ層２７か
らなる積層エミッタ層２８を順次成長させる。
【００３４】なお、本発明の特許請求の範囲の記載にお
いては、ｎ+ 型ＧａＡｓサブコレクタ層２２及びｎ型Ｇ
ａＡｓコレクタ層２３を総称してコレクタ層と言うもの
であり、コレクタ層と言う場合には、ｎ型ＧａＡｓコレ
クタ層２３及びｎ+ 型ＧａＡｓサブコレクタ層２２の一
方を指す場合もあるし、両者を指す場合もある。
いては、ｎ+ 型ＧａＡｓサブコレクタ層２２及びｎ型Ｇ
ａＡｓコレクタ層２３を総称してコレクタ層と言うもの
であり、コレクタ層と言う場合には、ｎ型ＧａＡｓコレ
クタ層２３及びｎ+ 型ＧａＡｓサブコレクタ層２２の一
方を指す場合もあるし、両者を指す場合もある。
【００３５】また、ｎ+ 型ＩｎＧａＡｓ層２７は、実際
には、不純物濃度が４×１０17ｃｍ -3で厚さが１０ｎｍ
のｎ+ 型ＩｎＧａＰ層、不純物濃度が４×１０18ｃｍ-3
で厚さが２５０ｎｍのｎ+ 型ＧａＡｓ層、及び、不純物
濃度が３×１０19ｃｍ-3で厚さが１１０ｎｍのＩｎＧａ
Ａｓ層を順次積層させた３層構造からなり、このｎ+型
ＩｎＧａＡｓ層２７を構成するｎ+ 型ＩｎＧａＰ層はエ
ッチングストッパ層として機能し、またｎ+ 型ＧａＡｓ
層は応力緩和層として機能する。
には、不純物濃度が４×１０17ｃｍ -3で厚さが１０ｎｍ
のｎ+ 型ＩｎＧａＰ層、不純物濃度が４×１０18ｃｍ-3
で厚さが２５０ｎｍのｎ+ 型ＧａＡｓ層、及び、不純物
濃度が３×１０19ｃｍ-3で厚さが１１０ｎｍのＩｎＧａ
Ａｓ層を順次積層させた３層構造からなり、このｎ+型
ＩｎＧａＡｓ層２７を構成するｎ+ 型ＩｎＧａＰ層はエ
ッチングストッパ層として機能し、またｎ+ 型ＧａＡｓ
層は応力緩和層として機能する。
【００３６】また、結晶成長法は、ＭＯＶＰＥ法に限ら
れるものでなく、ＭＢＥ法を用いても良く、また、ｐ+
型不純物としては拡散係数の小さな炭素（Ｃ）を用い、
ｎ型不純物としても拡散係数の小さなＳｉを用いている
が、他の導電型決定不純物を用いても良い。
れるものでなく、ＭＢＥ法を用いても良く、また、ｐ+
型不純物としては拡散係数の小さな炭素（Ｃ）を用い、
ｎ型不純物としても拡散係数の小さなＳｉを用いている
が、他の導電型決定不純物を用いても良い。
【００３７】図３（ｂ）参照 次いで、ｎ+ 型ＩｎＧａＡｓ層２７上にＷシリサイドか
らなるエミッタ電極形成用導電層を設け、その上に設け
たＳｉＯＮ膜パターン２９をマスクとして、ＣＨ4 及び
Ｏ2 を反応ガスとしたＲＩＥ（反応性イオンエッチン
グ）法によってＷシリサイド層を異方性エッチングする
ことによってエミッタ電極３０を形成したのち、エミッ
タ電極３０をマスクとして、Ｈ3 ＰＯ4 、Ｈ2 Ｏ2 、及
び、Ｈ2 Ｏからなるエッチング液を用いたウェット・エ
ッチングによってｎ+ 型ＩｎＧａＡｓ層２７をエッチン
グしてｎ型ＧａＡｓ２６の表面を露出させてエミッタメ
サ構造を形成する。
らなるエミッタ電極形成用導電層を設け、その上に設け
たＳｉＯＮ膜パターン２９をマスクとして、ＣＨ4 及び
Ｏ2 を反応ガスとしたＲＩＥ（反応性イオンエッチン
グ）法によってＷシリサイド層を異方性エッチングする
ことによってエミッタ電極３０を形成したのち、エミッ
タ電極３０をマスクとして、Ｈ3 ＰＯ4 、Ｈ2 Ｏ2 、及
び、Ｈ2 Ｏからなるエッチング液を用いたウェット・エ
ッチングによってｎ+ 型ＩｎＧａＡｓ層２７をエッチン
グしてｎ型ＧａＡｓ２６の表面を露出させてエミッタメ
サ構造を形成する。
【００３８】なお、エッチングに際しては、ｎ+ 型Ｉｎ
ＧａＡｓ層２７を構成するｎ+ 型ＩｎＧａＡｓ層をウェ
ット・エッチングにより除去したのち、ＳｉＯＮ膜パタ
ーン２９を除去し、次いで、ＣＣｌ2 Ｆ2 及びＨｅを反
応ガスとしたＲＩＥ法によりｎ+ 型ＩｎＧａＡｓ層２７
を構成するｎ+ 型ＧａＡｓ層及びｎ+ 型ＩｎＧａＰ層も
除去する。
ＧａＡｓ層２７を構成するｎ+ 型ＩｎＧａＡｓ層をウェ
ット・エッチングにより除去したのち、ＳｉＯＮ膜パタ
ーン２９を除去し、次いで、ＣＣｌ2 Ｆ2 及びＨｅを反
応ガスとしたＲＩＥ法によりｎ+ 型ＩｎＧａＡｓ層２７
を構成するｎ+ 型ＧａＡｓ層及びｎ+ 型ＩｎＧａＰ層も
除去する。
【００３９】図３（ｃ） 次いで、減圧化学気相成長法（ＬＰＣＶＤ法）を用い
て、全面に厚さ７０ｎｍのＳｉ3 Ｎ4 膜３１（図におい
ては点線で示している）を堆積させたのち、ＣＨＦ3 ／
ＣＦ4 をエッチングガスとしたＲＩＥ法を用いて異方性
エッチングすることによってサイドウォール３２を形成
する。なお、このＳｉ3 Ｎ4 膜３１は、エミッタメサ側
面を保護する保護膜として設けるものであり、ＳｉＯ2
等の他の絶縁膜より保護作用が良好である。
て、全面に厚さ７０ｎｍのＳｉ3 Ｎ4 膜３１（図におい
ては点線で示している）を堆積させたのち、ＣＨＦ3 ／
ＣＦ4 をエッチングガスとしたＲＩＥ法を用いて異方性
エッチングすることによってサイドウォール３２を形成
する。なお、このＳｉ3 Ｎ4 膜３１は、エミッタメサ側
面を保護する保護膜として設けるものであり、ＳｉＯ2
等の他の絶縁膜より保護作用が良好である。
【００４０】また、このＲＩＥ工程において、図２に示
したように露出しているｎ型ＧａＡｓ層２６及びその下
のｎ型ＩｎＧａＰ層２５はＲＩＥに伴うプラズマダメー
ジを受けてプラズマダメージによる高抵抗化領域３３が
形成されるが、このＲＩＥ工程に特別の条件は必要とさ
れず通常のサイドウォールを形成する条件のＲＩＥ工程
で十分である。
したように露出しているｎ型ＧａＡｓ層２６及びその下
のｎ型ＩｎＧａＰ層２５はＲＩＥに伴うプラズマダメー
ジを受けてプラズマダメージによる高抵抗化領域３３が
形成されるが、このＲＩＥ工程に特別の条件は必要とさ
れず通常のサイドウォールを形成する条件のＲＩＥ工程
で十分である。
【００４１】図４（ｄ）参照 次いで、全面にＰｄ／Ｚｎ／Ｐｔ／Ａｕからなる４層構
造のベース電極形成用導電層を堆積させ、パターニング
することによってｎ型ＧａＡｓ層２６上にベース電極３
５を形成したのち、Ｎ2 雰囲気中で３５０〜４００℃、
好適には３７５℃の基板温度で、３〜５分、好適には４
分間の熱処理を行ってベース電極３５中のＰｄ及びＺｎ
をｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層２５中に固
相拡散して合金化領域３６を形成し、ベース電極３５と
ｐ+ 型ＧａＡｓベース層２４とをオーミックに接続す
る。
造のベース電極形成用導電層を堆積させ、パターニング
することによってｎ型ＧａＡｓ層２６上にベース電極３
５を形成したのち、Ｎ2 雰囲気中で３５０〜４００℃、
好適には３７５℃の基板温度で、３〜５分、好適には４
分間の熱処理を行ってベース電極３５中のＰｄ及びＺｎ
をｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層２５中に固
相拡散して合金化領域３６を形成し、ベース電極３５と
ｐ+ 型ＧａＡｓベース層２４とをオーミックに接続す
る。
【００４２】図４（ｅ）参照 次いで、所定パターンのフォトレジストマスクを用いて
ｎ型ＧａＡｓ層２６乃至ｎ型ＧａＡｓコレクタ層２３を
エッチングしてｎ+ 型ＧａＡｓサブコレクタ層２２を露
出させてベースメサ構造を形成したのち、全面にＴｉ／
ＡｕＧｅ／Ａｕからなるコレクタ電極形成用導電層を堆
積させ、次いで、パターニングしたのち合金化処理する
ことによってｎ+ 型ＧａＡｓサブコレクタ層２２上にコ
レクタ電極３７を形成し、最後に、全面にパッシベーシ
ョン膜として厚さ６００ｎｍのＳｉＯＮ膜３８を形成し
てヘテロ接合バイポーラトランジスタが完成する。な
お、パッシベーション膜としてＳｉＯＮ膜３８を用いる
のは、応力を緩和するためである。
ｎ型ＧａＡｓ層２６乃至ｎ型ＧａＡｓコレクタ層２３を
エッチングしてｎ+ 型ＧａＡｓサブコレクタ層２２を露
出させてベースメサ構造を形成したのち、全面にＴｉ／
ＡｕＧｅ／Ａｕからなるコレクタ電極形成用導電層を堆
積させ、次いで、パターニングしたのち合金化処理する
ことによってｎ+ 型ＧａＡｓサブコレクタ層２２上にコ
レクタ電極３７を形成し、最後に、全面にパッシベーシ
ョン膜として厚さ６００ｎｍのＳｉＯＮ膜３８を形成し
てヘテロ接合バイポーラトランジスタが完成する。な
お、パッシベーション膜としてＳｉＯＮ膜３８を用いる
のは、応力を緩和するためである。
【００４３】この第１の実施の形態においては、ｎ型Ｇ
ａＡｓ層２６上にベース電極３５を形成しているので、
エミッタ／ベース接合からなるｐｎ接合が露出すること
がなく、表面準位の起因する劣化を抑制することができ
る。
ａＡｓ層２６上にベース電極３５を形成しているので、
エミッタ／ベース接合からなるｐｎ接合が露出すること
がなく、表面準位の起因する劣化を抑制することができ
る。
【００４４】また、ｎ型ＩｎＧａＰ層２５に直接ベース
電極３５を形成するものではないので、合金化領域３６
を制御性良く形成することができ、また、ベース電極３
５の接触抵抗が大きくならずオーミック性が良好にな
る。
電極３５を形成するものではないので、合金化領域３６
を制御性良く形成することができ、また、ベース電極３
５の接触抵抗が大きくならずオーミック性が良好にな
る。
【００４５】なお、上記第１の実施の形態においては、
エミッタメサ形成工程における制御性を高めるためにエ
ミッタキャップ層をｎ+ 型ＩｎＧａＰ層、ｎ+ 型ＧａＡ
ｓ層、及び、ｎ+ 型ＩｎＧａＡｓ層の３層構造で構成し
ているが、ｎ+ 型ＩｎＧａＡｓ層のみで構成しても良
い。
エミッタメサ形成工程における制御性を高めるためにエ
ミッタキャップ層をｎ+ 型ＩｎＧａＰ層、ｎ+ 型ＧａＡ
ｓ層、及び、ｎ+ 型ＩｎＧａＡｓ層の３層構造で構成し
ているが、ｎ+ 型ＩｎＧａＡｓ層のみで構成しても良
い。
【００４６】また、エミッタ電極３０の構成部材とし
て、ノンアロイでＩｎＧａＡｓに対するオーミック電極
の形成が可能なＷシリサイドを用いているが、同じくノ
ンアロイでオーミック電極の形成が可能であるＴｉＷ合
金を用いても良い。
て、ノンアロイでＩｎＧａＡｓに対するオーミック電極
の形成が可能なＷシリサイドを用いているが、同じくノ
ンアロイでオーミック電極の形成が可能であるＴｉＷ合
金を用いても良い。
【００４７】次に、図５を参照して、本発明の第２の実
施の形態を説明する。なお、この第２の実施の形態にお
ける積層構造は第１の実施の形態における積層構造と同
様であり、用いている各電極及び絶縁膜の材料も第１の
実施の形態における材料と実質的に同様である。
施の形態を説明する。なお、この第２の実施の形態にお
ける積層構造は第１の実施の形態における積層構造と同
様であり、用いている各電極及び絶縁膜の材料も第１の
実施の形態における材料と実質的に同様である。
【００４８】図５（ａ）参照 まず、第１の実施の形態と同様にエミッタメサ構造及び
サイドウォール３２を形成したのち、新たなマスク層
（図示せず）を用いてエミッタ電極３０とベース電極３
５との間のガードリング３４に相当する部分のｎ型Ｇａ
Ａｓ層２６及びｎ型ＩｎＧａＰ層２５を選択的に除去し
てｐ+ 型ＧａＡｓベース層２４を露出させ、次いで、ｐ
+ 型ＧａＡｓベース層２４の露出部にノン・ドープのｉ
型ＧａＡｓ層を選択的にエピタキシャル成長させてｉ型
ＧａＡｓ層４０を形成する。
サイドウォール３２を形成したのち、新たなマスク層
（図示せず）を用いてエミッタ電極３０とベース電極３
５との間のガードリング３４に相当する部分のｎ型Ｇａ
Ａｓ層２６及びｎ型ＩｎＧａＰ層２５を選択的に除去し
てｐ+ 型ＧａＡｓベース層２４を露出させ、次いで、ｐ
+ 型ＧａＡｓベース層２４の露出部にノン・ドープのｉ
型ＧａＡｓ層を選択的にエピタキシャル成長させてｉ型
ＧａＡｓ層４０を形成する。
【００４９】図５（ｂ）参照 次いで、マスク層を除去したのち、第１の実施の形態と
同様に、全面にＰｄ・Ｚｎ／Ｐｔ／Ａｕからなるベース
電極形成用導電層を堆積させ、パターニングすることに
よってｎ型ＧａＡｓ層２６上にベース電極３５を形成し
たのち、熱処理を行ってベース電極３５中のＰｄ及びＺ
ｎをｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層２５中に
固相拡散して合金化領域３６を形成し、ベース電極３５
とｐ+ 型ＧａＡｓベース層２４とをオーミックに接続す
る。
同様に、全面にＰｄ・Ｚｎ／Ｐｔ／Ａｕからなるベース
電極形成用導電層を堆積させ、パターニングすることに
よってｎ型ＧａＡｓ層２６上にベース電極３５を形成し
たのち、熱処理を行ってベース電極３５中のＰｄ及びＺ
ｎをｎ型ＧａＡｓ層２６及びｎ型ＩｎＧａＰ層２５中に
固相拡散して合金化領域３６を形成し、ベース電極３５
とｐ+ 型ＧａＡｓベース層２４とをオーミックに接続す
る。
【００５０】図５（ｃ）参照 あとは、第１の実施の形態における図４の工程と同様
に、ベースメサ構造を形成したのちコレクタ電極３７を
形成し、最後に全面にパッシベーション膜としてＳｉＯ
Ｎ膜３８を形成してヘテロ接合バイポーラトランジスタ
が完成する。
に、ベースメサ構造を形成したのちコレクタ電極３７を
形成し、最後に全面にパッシベーション膜としてＳｉＯ
Ｎ膜３８を形成してヘテロ接合バイポーラトランジスタ
が完成する。
【００５１】この第２の実施の形態においては、エピタ
キシャル成長法によって高抵抗のノン・ドープのｉ型Ｇ
ａＡｓ層４０を形成しているので、ｐ+ 型ＧａＡｓベー
ス層２４の表面をプラズマやイオンに晒すことがなく、
したがって、プラズマや注入イオンによるダメージに起
因する素子特性の劣化を抑制することができ、また、プ
ラズマによるダメージ層を用いる場合に比べてより確実
に表面電導を抑制することができる。
キシャル成長法によって高抵抗のノン・ドープのｉ型Ｇ
ａＡｓ層４０を形成しているので、ｐ+ 型ＧａＡｓベー
ス層２４の表面をプラズマやイオンに晒すことがなく、
したがって、プラズマや注入イオンによるダメージに起
因する素子特性の劣化を抑制することができ、また、プ
ラズマによるダメージ層を用いる場合に比べてより確実
に表面電導を抑制することができる。
【００５２】なお、この第２の実施の形態においては、
ノン・ドープのｉ型ＧａＡｓ層４０を成長させている
が、ＦｅやＣｒ等の深い準位を形成する不純物を含んだ
ＧａＡｓを用いても良いものであり、ノン・ドープのｉ
型ＧａＡｓ層４０よりもさらに高抵抗にすることができ
る。
ノン・ドープのｉ型ＧａＡｓ層４０を成長させている
が、ＦｅやＣｒ等の深い準位を形成する不純物を含んだ
ＧａＡｓを用いても良いものであり、ノン・ドープのｉ
型ＧａＡｓ層４０よりもさらに高抵抗にすることができ
る。
【００５３】また、上記の各実施の形態においては、ベ
ース電極３５の合金化反応とコレクタ電極３７の合金化
反応を別工程で行っているが、同じ工程で行っても良
く、また、用いている導電性部材の組成は単なる一例を
示したものであり、従来のＩｎＧａＡｓやＧａＡｓのオ
ーミック電極として用いられている他の組成の導電性部
材を用いても良いものである。
ース電極３５の合金化反応とコレクタ電極３７の合金化
反応を別工程で行っているが、同じ工程で行っても良
く、また、用いている導電性部材の組成は単なる一例を
示したものであり、従来のＩｎＧａＡｓやＧａＡｓのオ
ーミック電極として用いられている他の組成の導電性部
材を用いても良いものである。
【００５４】また、上記各実施の形態においては、ワイ
ドエミッタとしてＩｎＧａＰを用いたＩｎＧａＰ／Ｇａ
Ａｓ系ヘテロ接合バイポーラトランジスタを説明してい
るが、本発明はワイドエミッタとしてＡｌＧａＡｓを用
いたＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラト
ランジスタ等の他のヘテロ接合バイポーラトランジスタ
をも対象とするものである。
ドエミッタとしてＩｎＧａＰを用いたＩｎＧａＰ／Ｇａ
Ａｓ系ヘテロ接合バイポーラトランジスタを説明してい
るが、本発明はワイドエミッタとしてＡｌＧａＡｓを用
いたＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイポーラト
ランジスタ等の他のヘテロ接合バイポーラトランジスタ
をも対象とするものである。
【００５５】このようなワイドエミッタとしてＡｌＧａ
Ａｓを用いたＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイ
ポーラトランジスタに上記の構成を適用することによ
り、ｐｎ接合を露出させることがないので、界面準位に
起因する劣化を抑制することができ、また、酸化しやす
く且つ禁制帯幅の大きなＡｌＧａＡｓ層を露出させない
ことによってベース電極のオーミック性を良好にするこ
とができる。
Ａｓを用いたＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合バイ
ポーラトランジスタに上記の構成を適用することによ
り、ｐｎ接合を露出させることがないので、界面準位に
起因する劣化を抑制することができ、また、酸化しやす
く且つ禁制帯幅の大きなＡｌＧａＡｓ層を露出させない
ことによってベース電極のオーミック性を良好にするこ
とができる。
【００５６】さらに、上記各実施の形態においては、ｎ
ｐｎ型ヘテロ接合バイポーラトランジスタを説明してい
るが、本発明はｐｎｐ型ヘテロ接合バイポーラトランジ
スタをも対象とするものである。
ｐｎ型ヘテロ接合バイポーラトランジスタを説明してい
るが、本発明はｐｎｐ型ヘテロ接合バイポーラトランジ
スタをも対象とするものである。
【００５７】
【発明の効果】本発明によれば、エミッタ電極とベース
電極との間のガードリング領域の少なくとも一部に高抵
抗領域を設けたので、エミッタ／ベース接合を露出させ
ることがなく、したがって、表面準位に基づく劣化を抑
制することができ、また、ガードリング領域の導電性を
高抵抗領域によって低下させたので表面電導に基づく劣
化も抑制することができ、ヘテロ接合バイポーラトラン
ジスタの信頼性を高め、長寿命化することができる。
電極との間のガードリング領域の少なくとも一部に高抵
抗領域を設けたので、エミッタ／ベース接合を露出させ
ることがなく、したがって、表面準位に基づく劣化を抑
制することができ、また、ガードリング領域の導電性を
高抵抗領域によって低下させたので表面電導に基づく劣
化も抑制することができ、ヘテロ接合バイポーラトラン
ジスタの信頼性を高め、長寿命化することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用の説明図である。
【図３】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２の実施の形態の製造工程の説明図
である。
である。
【図６】従来のヘテロ接合バイポーラトランジスタの説
明図である。
明図である。
１ 半絶縁性半導体基板 ２ コレクタ層 ３ ベース層 ４ ワイドエミッタ層 ５ エミッタ付加層 ６ エミッタキャップ層 ７ エミッタ層 ８ エミッタ電極 ９ ベース電極 １０ コレクタ電極 １１ サイドウォール １２ ガードリング １３ 高抵抗領域 １４ 合金化領域 １５ パッシベーション膜 ２１ 半絶縁性ＧａＡｓ基板 ２２ ｎ+ 型ＧａＡｓサブコレクタ層 ２３ ｎ型ＧａＡｓコレクタ層 ２４ ｐ+ 型ＧａＡｓベース層 ２５ ｎ型ＩｎＧａＰ層 ２６ ｎ型ＧａＡｓ層 ２７ ｎ+ 型ＩｎＧａＡｓ層 ２８ エミッタ層 ２９ ＳｉＯＮマスク層 ３０ エミッタ電極 ３１ Ｓｉ3 Ｎ4 膜 ３２ サイドウォール ３３ 高抵抗化領域 ３４ ガードリング ３５ ベース電極 ３６ 合金化領域 ３７ コレクタ電極 ３８ ＳｉＯＮ膜 ３９ マスク層 ４０ ｉ型ＧａＡｓ層
Claims (7)
- 【請求項１】 エミッタ電極とベース電極との間のガー
ドリングの表面にダメージ領域からなる高抵抗領域を有
すると共に、前記高抵抗領域が少なくともベース層の上
に存在することを特徴とするヘテロ接合バイポーラトラ
ンジスタ。 - 【請求項２】 エミッタ電極とベース電極との間のガー
ドリングの表面に成長層からなる高抵抗領域を有すると
共に、前記高抵抗領域が少なくともベース層の上に存在
することを特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項３】 上記ベース電極はエミッタ層上に設けら
れ、合金化領域を介して上記ベース層とオーミックに接
続されていることを特徴とする請求項１または２に記載
のヘテロ接合バイポーラトランジスタ。 - 【請求項４】 半絶縁性半導体基板上に少なくとも一導
電型コレクタ層、反対導電型ベース層、及び、一導電型
エミッタ層を順次堆積させる工程、前記ベース層が露出
しない深さまで前記エミッタ層の一部をエッチングする
工程、前記エッチングにより露出したエミッタ層の少な
くとも一部に反応性イオンエッチング法を用いてダメー
ジを与えて高抵抗領域を形成する工程、前記高抵抗領域
の一部にベース電極を形成する工程、前記ベース層に達
する合金化領域を形成する工程、前記エミッタ層及び前
記ベース層をエッチングして前記コレクタ層の一部を露
出させる工程、及び、前記エミッタ層及び前記コレクタ
層に夫々エミッタ電極及びコレクタ電極を形成する工程
を有することを特徴とするヘテロ接合バイポーラトラン
ジスタの製造方法。 - 【請求項５】 上記ベース層が露出しない深さまでエミ
ッタ層の一部をエッチングする工程の後に、全面に絶縁
膜を形成し、反応性イオンエッチング法を用いて前記絶
縁膜からなるサイドウォールを形成すると同時に、前記
露出したエミッタ層にダメージを与えて高抵抗領域を形
成することを特徴とする請求項４記載のヘテロ接合バイ
ポーラトランジスタの製造方法。 - 【請求項６】 半絶縁性半導体基板上に少なくとも一導
電型コレクタ層、反対導電型ベース層、及び、一導電型
エミッタ層を順次堆積させる工程、前記ベース層が露出
しない深さまで前記エミッタ層の一部をエッチングする
工程、前記エッチングにより露出したエミッタ層の少な
くとも一部をさらにエッチングして前記ベース層に達す
る凹部を形成する工程、前記凹部に高抵抗層を結晶成長
させて高抵抗領域を形成する工程、前記露出したエミッ
タ層の一部にベース電極を形成する工程、前記ベース層
に達する合金化領域を形成する工程、前記エミッタ層及
び前記ベース層をエッチングして前記コレクタ層の一部
を露出させる工程、及び、前記エミッタ層及び前記コレ
クタ層に夫々エミッタ電極及びコレクタ電極を形成する
工程を有することを特徴とするヘテロ接合バイポーラト
ランジスタの製造方法。 - 【請求項７】 上記ベース層がＧａＡｓ層から構成さ
れ、また、エミッタ層が少なくとも前記ベース層と接す
るＩｎＧａＰ層及びその上に設けたＧａＡｓ層から構成
されると共に、上記高抵抗領域がノン・ドープＧａＡｓ
層から構成されることを特徴とする請求項６記載のヘテ
ロ接合バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21316395A JP3624357B2 (ja) | 1995-08-22 | 1995-08-22 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21316395A JP3624357B2 (ja) | 1995-08-22 | 1995-08-22 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964057A true JPH0964057A (ja) | 1997-03-07 |
| JP3624357B2 JP3624357B2 (ja) | 2005-03-02 |
Family
ID=16634613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21316395A Expired - Fee Related JP3624357B2 (ja) | 1995-08-22 | 1995-08-22 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3624357B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372118C (zh) * | 2004-10-14 | 2008-02-27 | 台湾积体电路制造股份有限公司 | 静电放电防护电路 |
| US7672101B2 (en) | 2007-09-10 | 2010-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit and method |
-
1995
- 1995-08-22 JP JP21316395A patent/JP3624357B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372118C (zh) * | 2004-10-14 | 2008-02-27 | 台湾积体电路制造股份有限公司 | 静电放电防护电路 |
| US7672101B2 (en) | 2007-09-10 | 2010-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3624357B2 (ja) | 2005-03-02 |
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