JP2961937B2 - 半導体トランジスタの製造方法およびその構造 - Google Patents
半導体トランジスタの製造方法およびその構造Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体トランジスタ、特
にＬＤＤ（低濃度ドープ・ドレイン；Lightly Doped Dr
ain)構造を有するＣＭＯＳ電界効果トランジスタ（Comp
lementary Metal-Oxide-Semiconductor Field Effect T
ransistor ; CMOS FET）の製造方法およびその構造に関
するものである。
にＬＤＤ（低濃度ドープ・ドレイン；Lightly Doped Dr
ain)構造を有するＣＭＯＳ電界効果トランジスタ（Comp
lementary Metal-Oxide-Semiconductor Field Effect T
ransistor ; CMOS FET）の製造方法およびその構造に関
するものである。
【０００２】［従来の技術］半導体製造技術における小
型化，高密度化への傾向により、ＭＯＳ電界効果トラン
ジスタ（以下、ＭＯＳトランジスタという）のチヤネル
の長さが短くなつている。その結果、ドレインへの電界
集中が発生し、それに起因してホツトキヤリア(hot car
rier) が発生する。前記ホツトキヤリアは、ゲートに侵
入してしきい電圧を不安定にする等のホツトキヤリア効
果を発生させ、素子の動作特性に悪影響を及ぼす。
型化，高密度化への傾向により、ＭＯＳ電界効果トラン
ジスタ（以下、ＭＯＳトランジスタという）のチヤネル
の長さが短くなつている。その結果、ドレインへの電界
集中が発生し、それに起因してホツトキヤリア(hot car
rier) が発生する。前記ホツトキヤリアは、ゲートに侵
入してしきい電圧を不安定にする等のホツトキヤリア効
果を発生させ、素子の動作特性に悪影響を及ぼす。
【０００３】したがつて、前記のホツトキヤリア効果を
防止するために、ゲートの側壁に反応性イオンエツチン
グ等で絶縁膜スペーサを形成した後、ソースおよびドレ
インと同じ導電性の不純物を低濃度でイオン注入して、
ＬＤＤ構造を形成する方法が提案されている。
防止するために、ゲートの側壁に反応性イオンエツチン
グ等で絶縁膜スペーサを形成した後、ソースおよびドレ
インと同じ導電性の不純物を低濃度でイオン注入して、
ＬＤＤ構造を形成する方法が提案されている。
【０００４】図１は従来の一例による半導体トランジス
タの断面図であつて、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとが同一基板上に形成されたＣＭＯＳトラ
ンジスタの断面図である。
タの断面図であつて、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとが同一基板上に形成されたＣＭＯＳトラ
ンジスタの断面図である。
【０００５】図１の左には、ｐウエル（４）とｎウエル
（６）とが相互に隣接して形成されたｎ型またはｐ型の
半導体基板（２）と、前記基板（２）上面に前記ｐウエ
ル（４）とｎウエル（６）とを電気的に分離するために
形成されたフイールド酸化膜（８）と、前記ｐウエル
（４）内のチヤネル領域によつて相互に第１所定距離だ
け離隔されて形成された低濃度の第１ソースおよび第１
ドレイン（１８，１９）と、前記第１所定距離より長い
第２所定距離だけ離隔されて形成された高濃度の第２ソ
ースおよび第２ドレイン（２０，２１）と、前記チヤネ
ル領域の上部のゲート絶縁膜（１０）を中間層とする第
１ゲート（１２）と、前記第１ゲート（１２）側壁に第
１幅で形成された酸化膜スペーサ（１６）とが図示され
ている。
（６）とが相互に隣接して形成されたｎ型またはｐ型の
半導体基板（２）と、前記基板（２）上面に前記ｐウエ
ル（４）とｎウエル（６）とを電気的に分離するために
形成されたフイールド酸化膜（８）と、前記ｐウエル
（４）内のチヤネル領域によつて相互に第１所定距離だ
け離隔されて形成された低濃度の第１ソースおよび第１
ドレイン（１８，１９）と、前記第１所定距離より長い
第２所定距離だけ離隔されて形成された高濃度の第２ソ
ースおよび第２ドレイン（２０，２１）と、前記チヤネ
ル領域の上部のゲート絶縁膜（１０）を中間層とする第
１ゲート（１２）と、前記第１ゲート（１２）側壁に第
１幅で形成された酸化膜スペーサ（１６）とが図示され
ている。
【０００６】また、図１の右には、前記ｎウエル（６）
内のチヤネル領域によつて相互に所定距離だけ離隔され
て形成されたソースおよびドレイン（２２，２３）と、
前記チヤネル領域の上部の前記ゲート絶縁膜（１０）を
中間層とする第２ゲート（１４）と、前記第２ゲート
（１４）側壁に第１幅で形成された酸化膜スペーサ（１
６）か図示されている。
内のチヤネル領域によつて相互に所定距離だけ離隔され
て形成されたソースおよびドレイン（２２，２３）と、
前記チヤネル領域の上部の前記ゲート絶縁膜（１０）を
中間層とする第２ゲート（１４）と、前記第２ゲート
（１４）側壁に第１幅で形成された酸化膜スペーサ（１
６）か図示されている。
【０００７】前記図面のｐウエル（４）内に形成されて
いるＬＤＤ構造は、ゲートのパターン形成以後に、基板
全面に第１イオン注入工程を実施して低濃度の第１ソー
スおよび第１ドレイン領域を形成した後、前記ゲートの
両側壁に酸化膜スペーサを形成し、基板全面に第２イオ
ン注入工程を実施して高濃度の第２ソースおよび第２ド
レイン領域を形成することによつて実現される。この工
程により、前記ｐウエル（４）に形成されたＮＭＯＳト
ランジスタの場合には、希望するＬＤＤ構造を達成しう
る。
いるＬＤＤ構造は、ゲートのパターン形成以後に、基板
全面に第１イオン注入工程を実施して低濃度の第１ソー
スおよび第１ドレイン領域を形成した後、前記ゲートの
両側壁に酸化膜スペーサを形成し、基板全面に第２イオ
ン注入工程を実施して高濃度の第２ソースおよび第２ド
レイン領域を形成することによつて実現される。この工
程により、前記ｐウエル（４）に形成されたＮＭＯＳト
ランジスタの場合には、希望するＬＤＤ構造を達成しう
る。
【０００８】しかし、前記ｎウエル（６）内に形成され
たＰＭＯＳトランジスタの場合には、イオン注入される
ｐ型不純物の外拡散(out-diffusion）が大変大きいの
で、低濃度イオン注入領域と高濃度イオン注入領域との
区分が困難になる。すなわち、ＮＭＯＳトランジスタの
酸化膜スペーサとＰＭＯＳトランジスタの酸化膜スペー
サを同時に形成してから、高濃度拡散領域のためのイオ
ン注入工程を実施すると、ｐ型不純物が前記酸化膜スペ
ーサの幅に相当する範囲に拡散されてしまう。それで、
結果的には単一ドレイン構造をもつようになる。
たＰＭＯＳトランジスタの場合には、イオン注入される
ｐ型不純物の外拡散(out-diffusion）が大変大きいの
で、低濃度イオン注入領域と高濃度イオン注入領域との
区分が困難になる。すなわち、ＮＭＯＳトランジスタの
酸化膜スペーサとＰＭＯＳトランジスタの酸化膜スペー
サを同時に形成してから、高濃度拡散領域のためのイオ
ン注入工程を実施すると、ｐ型不純物が前記酸化膜スペ
ーサの幅に相当する範囲に拡散されてしまう。それで、
結果的には単一ドレイン構造をもつようになる。
【０００９】図２は従来の他の例による半導体トランジ
スタの断面図であつて、前記図１のような工程による他
の結果を図示している。
スタの断面図であつて、前記図１のような工程による他
の結果を図示している。
【００１０】図２の左には、ｐウエル（２４）とｎウエ
ル（２６）とが相互に隣接して形成されたｎ型またはｐ
型の半導体基板（２２）と、前記基板（２２）上面に前
記ｐウエル（２４）とｎウエル（２６）とを電気的に分
離するために形成されたフイールド酸化膜（２８）と、
前記ｐウエル（２４）内のチヤネル領域によつて相互に
第１所定距離だけ離隔されて形成された低濃度の第１ソ
ースおよび第１ドレイン（３８，３９）と、前記第１所
定距離より長い第２所定距離だけ離隔されて形成された
高濃度の第２ソースおよび第２ドレイン（４０，４１）
と、前記チヤネル領域の上部のゲート絶縁膜（３０）を
中間層とする第１ゲート（３２）と、前記第１ゲート
（３２）側壁に第１幅で形成された酸化膜スペーサ（３
６）とが図示されている。
ル（２６）とが相互に隣接して形成されたｎ型またはｐ
型の半導体基板（２２）と、前記基板（２２）上面に前
記ｐウエル（２４）とｎウエル（２６）とを電気的に分
離するために形成されたフイールド酸化膜（２８）と、
前記ｐウエル（２４）内のチヤネル領域によつて相互に
第１所定距離だけ離隔されて形成された低濃度の第１ソ
ースおよび第１ドレイン（３８，３９）と、前記第１所
定距離より長い第２所定距離だけ離隔されて形成された
高濃度の第２ソースおよび第２ドレイン（４０，４１）
と、前記チヤネル領域の上部のゲート絶縁膜（３０）を
中間層とする第１ゲート（３２）と、前記第１ゲート
（３２）側壁に第１幅で形成された酸化膜スペーサ（３
６）とが図示されている。
【００１１】また、図２の右には、前記ｎウエル（２
６）にはチヤネル領域によつて相互に所定距離だけ離隔
されて形成された低濃度の第１ソースおよび第１ドレイ
ン（４２，４３）と、前記第１ソースおよび第１ドレイ
ン（４２，４３）を囲む高濃度の第２ソースおよび第２
ドレイン（４４，４５）と、前記チヤネル領域の上部の
前記ゲート絶縁膜（３０）を中間層とする第２ゲート
（３４）と、前記第２ゲート（３４）側壁に第１幅で形
成された酸化膜スペーサ（３６）とが図示されている。
６）にはチヤネル領域によつて相互に所定距離だけ離隔
されて形成された低濃度の第１ソースおよび第１ドレイ
ン（４２，４３）と、前記第１ソースおよび第１ドレイ
ン（４２，４３）を囲む高濃度の第２ソースおよび第２
ドレイン（４４，４５）と、前記チヤネル領域の上部の
前記ゲート絶縁膜（３０）を中間層とする第２ゲート
（３４）と、前記第２ゲート（３４）側壁に第１幅で形
成された酸化膜スペーサ（３６）とが図示されている。
【００１２】前記図面に図示のように、ｎウエル（２
６）に形成されたＰＭＯＳトランジスタでは、ｐ型不純
物の拡散距離が前記酸化膜スペーサ（３６）の幅を越え
て、高濃度のイオン注入領域（４４，４５）が低濃度イ
オン注入領域（４２，４３）を囲んでしまう。
６）に形成されたＰＭＯＳトランジスタでは、ｐ型不純
物の拡散距離が前記酸化膜スペーサ（３６）の幅を越え
て、高濃度のイオン注入領域（４４，４５）が低濃度イ
オン注入領域（４２，４３）を囲んでしまう。
【００１３】図３は従来の更に他の例による半導体トラ
ンジスタの断面図であつて、ｐ型不純物の外拡散を考慮
して酸化膜スペーサの幅を広くした場合の実施例であ
る。
ンジスタの断面図であつて、ｐ型不純物の外拡散を考慮
して酸化膜スペーサの幅を広くした場合の実施例であ
る。
【００１４】前記図３には、ｐウエル（４４）とｎウエ
ル（４６）とが隣接して形成されたｎ型またはｐ型の半
導体基板（４２）と、前記基板（４２）上面に前記ｐウ
エル（４４）とｎウエル（４６）とを電気的に分離する
ために形成されたフイールド酸化膜（４８）と、前記ｐ
ウエル（４４）内のチヤネル領域によつて相互に第１所
定距離だけ離隔されて形成された低濃度の第１ソースお
よび第１ドレイン（５８，５９）と、前記第１所定距離
より長い第２所定距離だけ離隔されて形成された高濃度
の第２ソースおよび第２ドレイン（６０，６１）と、前
記チヤネル領域の上部のゲート絶縁膜（５０）を中間層
とする第１ゲート（５２）と、前記第１ゲート（５２）
側壁に第１幅で形成された酸化膜スペーサ（５６）とが
図示されている。
ル（４６）とが隣接して形成されたｎ型またはｐ型の半
導体基板（４２）と、前記基板（４２）上面に前記ｐウ
エル（４４）とｎウエル（４６）とを電気的に分離する
ために形成されたフイールド酸化膜（４８）と、前記ｐ
ウエル（４４）内のチヤネル領域によつて相互に第１所
定距離だけ離隔されて形成された低濃度の第１ソースお
よび第１ドレイン（５８，５９）と、前記第１所定距離
より長い第２所定距離だけ離隔されて形成された高濃度
の第２ソースおよび第２ドレイン（６０，６１）と、前
記チヤネル領域の上部のゲート絶縁膜（５０）を中間層
とする第１ゲート（５２）と、前記第１ゲート（５２）
側壁に第１幅で形成された酸化膜スペーサ（５６）とが
図示されている。
【００１５】前記酸化膜スペーサ（５６）が前記ゲート
絶縁膜（５０）と接触する幅は２５００Å程度である。
ＰＭＯＳトランジスタで問題になつたｐ型不純物の大幅
な拡散を考慮して、前記酸化膜スペーサ（５６）の幅を
十分に広く形成することによつて、ＬＤＤ構造を有する
ＰＭＯＳトランジスタを形成しうる。しかし、前記拡大
した酸化膜スペーサ（５６）は、ＮＭＯＳトランジスタ
のソースとドレイン間の拡散抵抗を増加させてトランジ
スタのドレイン電流を減少させる結果となる。
絶縁膜（５０）と接触する幅は２５００Å程度である。
ＰＭＯＳトランジスタで問題になつたｐ型不純物の大幅
な拡散を考慮して、前記酸化膜スペーサ（５６）の幅を
十分に広く形成することによつて、ＬＤＤ構造を有する
ＰＭＯＳトランジスタを形成しうる。しかし、前記拡大
した酸化膜スペーサ（５６）は、ＮＭＯＳトランジスタ
のソースとドレイン間の拡散抵抗を増加させてトランジ
スタのドレイン電流を減少させる結果となる。
【発明が解決しようとしている課題】前記のように、従
来はＮＭＯＳトランジスタとＰＭＯＳトランジスタとの
酸化膜スペーサを一度の工程によつて同時に形成した
後、それぞれのトランジスタ領域にイオン注入工程を実
施したので、ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタに所望のＬＤＤ構造を形成できないという問題
点があつた。
来はＮＭＯＳトランジスタとＰＭＯＳトランジスタとの
酸化膜スペーサを一度の工程によつて同時に形成した
後、それぞれのトランジスタ領域にイオン注入工程を実
施したので、ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタに所望のＬＤＤ構造を形成できないという問題
点があつた。
【００１６】したがつて、本発明の目的は、半導体トラ
ンジスタの製造方法およびその構造において、ＮＭＯＳ
トランジスタのソースとドレイン間の拡散抵抗を増加さ
せないで、ＬＤＤ構造のＰＭＯＳトランジスタを形成す
る半導体トランジスタの製造方法およびその構造を提供
することにある。
ンジスタの製造方法およびその構造において、ＮＭＯＳ
トランジスタのソースとドレイン間の拡散抵抗を増加さ
せないで、ＬＤＤ構造のＰＭＯＳトランジスタを形成す
る半導体トランジスタの製造方法およびその構造を提供
することにある。
【００１７】
【課題を解決するための手段】前記のような本発明の目
的を達成するために、第１（ＮＭＯＳ）および第２（Ｐ
ＭＯＳ）トランジスタのゲート形成後に、それぞれのト
ランジスタ領域に低濃度のイオン注入を実施し、その後
にそれぞれのゲート側壁に第１トランジスタにＬＤＤ構
造が形成できる幅の第１絶縁膜スペーサを形成してか
ら、前記第１トランジスタ領域に高濃度イオン注入を実
施し、その後に、それぞれの第１絶縁膜スペーサ側面に
前記第１絶縁膜スペーサの幅に付加されて第２トランジ
スタにＬＤＤ構造が形成できる幅の第２絶縁膜スペーサ
を形成してから、前記第２トランジスタ領域に高濃度イ
オン注入を実施することを特徴する。
的を達成するために、第１（ＮＭＯＳ）および第２（Ｐ
ＭＯＳ）トランジスタのゲート形成後に、それぞれのト
ランジスタ領域に低濃度のイオン注入を実施し、その後
にそれぞれのゲート側壁に第１トランジスタにＬＤＤ構
造が形成できる幅の第１絶縁膜スペーサを形成してか
ら、前記第１トランジスタ領域に高濃度イオン注入を実
施し、その後に、それぞれの第１絶縁膜スペーサ側面に
前記第１絶縁膜スペーサの幅に付加されて第２トランジ
スタにＬＤＤ構造が形成できる幅の第２絶縁膜スペーサ
を形成してから、前記第２トランジスタ領域に高濃度イ
オン注入を実施することを特徴する。
【００１８】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。
明する。
【００１９】図４は本実施例による最終断面図である。
【００２０】ｐウエル（６４）とｎウエル（６６）とが
相互に隣接して形成されたｎ型またはｐ型の半導体基板
（６２）と、前記基板（６２）上面に前記ｐウエル（６
４）とｎウエル（６６）とを電気的に分離するために形
成されたフイールド酸化膜（６８）と、前記ｐウエル
（６４）およびｎウエル（６６）内のチヤネル領域によ
つて相互に所定距離だけ離隔されて形成された低濃度の
第１ソースおよび第１ドレイン（８０，８１),( ８３，
８４）と、前記チヤネル領域の上部のゲート絶縁膜（７
２）を中間層とする第１および第２ゲート（７４，７
６）と、前記第１および第２ゲート側壁に形成された第
１および第２酸化膜スペーサ（８６，９４）と、前記ｐ
ウエル（６４）内の第１ソースおよび第１ドレイン（８
０，８１）の側面境界から前記第１酸化膜スペーサ（８
６）の幅によつて限定される間隔を有する第２ソースお
よび第２ドレイン（８９，９０）と、前記ｎウエル（６
６）内の第１ソースおよび第１ドレイン（８３，８４）
の側面境界から前記第１および第２酸化膜スペーサ（８
６，９４）の全体幅によつて限定される間隔を有する第
２ソースおよび第２ドレイン（９８，９９）とから構成
される。
相互に隣接して形成されたｎ型またはｐ型の半導体基板
（６２）と、前記基板（６２）上面に前記ｐウエル（６
４）とｎウエル（６６）とを電気的に分離するために形
成されたフイールド酸化膜（６８）と、前記ｐウエル
（６４）およびｎウエル（６６）内のチヤネル領域によ
つて相互に所定距離だけ離隔されて形成された低濃度の
第１ソースおよび第１ドレイン（８０，８１),( ８３，
８４）と、前記チヤネル領域の上部のゲート絶縁膜（７
２）を中間層とする第１および第２ゲート（７４，７
６）と、前記第１および第２ゲート側壁に形成された第
１および第２酸化膜スペーサ（８６，９４）と、前記ｐ
ウエル（６４）内の第１ソースおよび第１ドレイン（８
０，８１）の側面境界から前記第１酸化膜スペーサ（８
６）の幅によつて限定される間隔を有する第２ソースお
よび第２ドレイン（８９，９０）と、前記ｎウエル（６
６）内の第１ソースおよび第１ドレイン（８３，８４）
の側面境界から前記第１および第２酸化膜スペーサ（８
６，９４）の全体幅によつて限定される間隔を有する第
２ソースおよび第２ドレイン（９８，９９）とから構成
される。
【００２１】図５〜図１１は本実施例による製造工程を
順に示す図であつて、前記図４に対応する同じものには
同じ参照番号を使用している。
順に示す図であつて、前記図４に対応する同じものには
同じ参照番号を使用している。
【００２２】出発物質としてはｎ型の半導体基板を使用
することもできるが、本実施例においては、（１００）
の結晶方位をもちｐ型不純物が5El3ions/cm3の濃度でド
ーピングされたｐ型半導体基板とする。
することもできるが、本実施例においては、（１００）
の結晶方位をもちｐ型不純物が5El3ions/cm3の濃度でド
ーピングされたｐ型半導体基板とする。
【００２３】図５における前記基板（６２）内のｐウエ
ル（６４）およびｎウエル領域を相互に異なる蝕刻工程
で限定してから、イオン注入工程を実施して相互に隣接
するｐウエル（６４）およびｎウエル（６６）を形成す
る。前記イオン注入は、ｐ型不純物およびｎ型不純物を
それぞれ８０〜１００ＫｅＶのエネルギーの2El3ions/c
m2の線量により実施される。
ル（６４）およびｎウエル領域を相互に異なる蝕刻工程
で限定してから、イオン注入工程を実施して相互に隣接
するｐウエル（６４）およびｎウエル（６６）を形成す
る。前記イオン注入は、ｐ型不純物およびｎ型不純物を
それぞれ８０〜１００ＫｅＶのエネルギーの2El3ions/c
m2の線量により実施される。
【００２４】その後に、前記ｐウエル（６４）とｎウエ
ル（６６）との境界付近の領域を限定して、選択酸化法
でフイールド酸化膜（６８）を形成する。前記フイール
ド酸化膜（６８）の厚さは３０００〜３５００Åとす
る。
ル（６６）との境界付近の領域を限定して、選択酸化法
でフイールド酸化膜（６８）を形成する。前記フイール
ド酸化膜（６８）の厚さは３０００〜３５００Åとす
る。
【００２５】その後に、しきい電圧を調節するために、
ｐ型不純物を1El3ions/cm2の線量の３０ＫｅＶのエネル
ギーでイオン注入する。その結果、前記基板（６２）表
面付近にｐ型イオン注入領域（７０）が形成される。
ｐ型不純物を1El3ions/cm2の線量の３０ＫｅＶのエネル
ギーでイオン注入する。その結果、前記基板（６２）表
面付近にｐ型イオン注入領域（７０）が形成される。
【００２６】図６において、前記基板（６２）全面を熱
酸化させて、８０〜１００Åの厚さを有するゲート酸化
膜（７２）を形成する。
酸化させて、８０〜１００Åの厚さを有するゲート酸化
膜（７２）を形成する。
【００２７】その後に、前記基板全面に多結晶シリコン
を２０００Å程度沈積した後、ＰＯＣl 3 等でドーピング
させる。その後に、写真蝕刻工程でパターンを形成して
第１および第２ゲート（７４，７６）を形成する。
を２０００Å程度沈積した後、ＰＯＣl 3 等でドーピング
させる。その後に、写真蝕刻工程でパターンを形成して
第１および第２ゲート（７４，７６）を形成する。
【００２８】図７において、ｎウエル（６６）領域上面
に第１フオトレジスタ（７８）を形成してから、基板全
面にｎ型不純物を2.4 El3ions/cm2 の線量の４０ＫｅＶ
のエネルギーでイオン注入する。これにより、前記第１
ゲート（７４）の下部を除外した基板（６２）上にＮＭ
ＯＳトランジスタの第１ソースおよび第１ドレイン（８
０，８１）を形成する。
に第１フオトレジスタ（７８）を形成してから、基板全
面にｎ型不純物を2.4 El3ions/cm2 の線量の４０ＫｅＶ
のエネルギーでイオン注入する。これにより、前記第１
ゲート（７４）の下部を除外した基板（６２）上にＮＭ
ＯＳトランジスタの第１ソースおよび第１ドレイン（８
０，８１）を形成する。
【００２９】図８において、前記第１フオトレジスタ
（７８）を除去してから、ｐウエル（６４）領域の上面
に第２フオトレジスタ（８２）を形成し、基板（６２）
全面にｐ型不純物を2El3ions/cm2の線量の３０ＫｅＶの
エネルギーでイオン注入する。それで、前記第２ゲート
（７６）の下部を除外した基板（６２）上にＰＭＯＳト
ランジスタの第１ソースおよび第１ドレイン（８３，８
４）を形成する。
（７８）を除去してから、ｐウエル（６４）領域の上面
に第２フオトレジスタ（８２）を形成し、基板（６２）
全面にｐ型不純物を2El3ions/cm2の線量の３０ＫｅＶの
エネルギーでイオン注入する。それで、前記第２ゲート
（７６）の下部を除外した基板（６２）上にＰＭＯＳト
ランジスタの第１ソースおよび第１ドレイン（８３，８
４）を形成する。
【００３０】図９において、前記第２フオトレジスタ
（８２）を除去してから、前記基板（６２）全面に１０
００〜１３００Åの厚さでシリコン酸化膜を塗布する。
その後に、反応性イオン蝕刻（Reactive Ion Etching）
を実施して、それぞれのゲート壁側に第１酸化膜スペー
サ（８６）を形成する。
（８２）を除去してから、前記基板（６２）全面に１０
００〜１３００Åの厚さでシリコン酸化膜を塗布する。
その後に、反応性イオン蝕刻（Reactive Ion Etching）
を実施して、それぞれのゲート壁側に第１酸化膜スペー
サ（８６）を形成する。
【００３１】その後に、前記ｎウエル（６６）領域の上
面に第３フオトレジスタ（８８）を形成してから、基板
全面にｎ型不純物を5El5ions/cm2の線量の４０ＫｅＶの
エネルギーでイオン注入する。それで、前記第１ゲート
（７４）下部および第１酸化膜スペーサ（８６）下部を
除外した基板上に、ＮＭＯＳトランジスタの第２ソース
および第２ドレイン（８９，９０）を形成する。
面に第３フオトレジスタ（８８）を形成してから、基板
全面にｎ型不純物を5El5ions/cm2の線量の４０ＫｅＶの
エネルギーでイオン注入する。それで、前記第１ゲート
（７４）下部および第１酸化膜スペーサ（８６）下部を
除外した基板上に、ＮＭＯＳトランジスタの第２ソース
および第２ドレイン（８９，９０）を形成する。
【００３２】図１０において、前記第３フオトレジスタ
（８８）を除去してから、前記基板（６２）全面に１０
００〜１５００Åの厚さでシリコン酸化膜（９２）を塗
布する。
（８８）を除去してから、前記基板（６２）全面に１０
００〜１５００Åの厚さでシリコン酸化膜（９２）を塗
布する。
【００３３】図１１において、反応性イオン蝕刻を実施
して、それぞれの第１酸化膜スペーサ（８６）側面に第
２酸化膜スペーサ（９４）を形成する。その後に、前記
ｐウエル（６４）領域上面に第４フオトレジスタ（９
６）を形成してから、基板全面にｐ型不純物を5El5ions
/cm2の線量の４０ＫｅＶのエネルギーでイオン注入す
る。
して、それぞれの第１酸化膜スペーサ（８６）側面に第
２酸化膜スペーサ（９４）を形成する。その後に、前記
ｐウエル（６４）領域上面に第４フオトレジスタ（９
６）を形成してから、基板全面にｐ型不純物を5El5ions
/cm2の線量の４０ＫｅＶのエネルギーでイオン注入す
る。
【００３４】通常は、イオン注入工程後の熱処理工程に
よる線量領域の側面拡散距離は、最終拡散深さの０．７
５倍程度である。従つて、前記第１および第２酸化膜ス
ペーサ（８６，９４）の全体幅が前記最終拡散深さの
０．７５倍より大きくするために、図１１の工程を実施
する。
よる線量領域の側面拡散距離は、最終拡散深さの０．７
５倍程度である。従つて、前記第１および第２酸化膜ス
ペーサ（８６，９４）の全体幅が前記最終拡散深さの
０．７５倍より大きくするために、図１１の工程を実施
する。
【００３５】その結果、２回の過程にわたつて形成され
た第１および第２酸化膜スペーサ（８６，９４）の幅が
ｐ型不純物の拡散距離より大きくなるので、イオン注入
されたｐ型不純物が熱処理過程を経ながら拡散されて
も、ＬＤＤ構造のＰＭＯＳトランジスタが形成される。
た第１および第２酸化膜スペーサ（８６，９４）の幅が
ｐ型不純物の拡散距離より大きくなるので、イオン注入
されたｐ型不純物が熱処理過程を経ながら拡散されて
も、ＬＤＤ構造のＰＭＯＳトランジスタが形成される。
【００３６】図１２は他の実施例による半導体トランジ
スタの断面図であつて、前記図４および図５〜図１１と
同じものは同じ参照番号を使用する。前記図４乃至図１
１に図示の前記実施例においては、ゲート（７４）形成
後、第１ソースおよび第１ドレイン（８３，８４）を形
成し、第２酸化膜スペーサ（９４）形成後第２ソースお
よび第２ドレイン（９８，９９）を形成してＬＤＤ構造
を達成した。
スタの断面図であつて、前記図４および図５〜図１１と
同じものは同じ参照番号を使用する。前記図４乃至図１
１に図示の前記実施例においては、ゲート（７４）形成
後、第１ソースおよび第１ドレイン（８３，８４）を形
成し、第２酸化膜スペーサ（９４）形成後第２ソースお
よび第２ドレイン（９８，９９）を形成してＬＤＤ構造
を達成した。
【００３７】しかし、前記図１２に図示の他の実施例に
おいては、第１酸化膜スペーサ（８６）形成後にｐ型不
純物のイオン注入工程を更に具備して、前記第１ソース
および第１ドレインと第２ソースおよび第２ドレイン間
に所定の濃度を有する第３ソースおよび第３ドレイン
（１００，１０１）を形成して、三重構造の拡散領域を
形成する。前記第３ソースおよび第３ドレイン（１０
０，１０１）を形成するためのイオン注入工程時の線量
は約5E14ions/cm2にする。
おいては、第１酸化膜スペーサ（８６）形成後にｐ型不
純物のイオン注入工程を更に具備して、前記第１ソース
および第１ドレインと第２ソースおよび第２ドレイン間
に所定の濃度を有する第３ソースおよび第３ドレイン
（１００，１０１）を形成して、三重構造の拡散領域を
形成する。前記第３ソースおよび第３ドレイン（１０
０，１０１）を形成するためのイオン注入工程時の線量
は約5E14ions/cm2にする。
【００３８】また、本実施例においては、ＰＭＯＳトラ
ンジスタの第１ソースおよび第１ドレイン領域をゲート
形成後に形成したが、他の実施例においては第１酸化膜
スペーサ形成後に形成することもできる。前記図１２に
図示の実施例で、第１ソースおよび第１ドレイン領域を
第１酸化膜スペーサ形成後に形成する場合には、前記第
２酸化膜スペーサの幅がｐ型不純物の側面拡散距離より
大きいようにする。
ンジスタの第１ソースおよび第１ドレイン領域をゲート
形成後に形成したが、他の実施例においては第１酸化膜
スペーサ形成後に形成することもできる。前記図１２に
図示の実施例で、第１ソースおよび第１ドレイン領域を
第１酸化膜スペーサ形成後に形成する場合には、前記第
２酸化膜スペーサの幅がｐ型不純物の側面拡散距離より
大きいようにする。
【００３９】
【発明の効果】上述のように、本発明は半導体トランジ
スタの製造方法およびその構造において、第１トランジ
スタ（ＮＭＯＳ）にＬＤＤ構造が形成できる幅の第１絶
縁膜スペーサを形成してから第１トランジスタの第２ソ
ースおよび第２ドレインを形成するためのイオン注入を
実施し、前記第１絶縁膜スペーサの幅に付加されて第２
トランジスタ（ＰＭＯＳ）にＬＤＤ構造が形成できる幅
の第２絶縁膜スペーサを形成してから第２トランジスタ
の第２ソースおよび第２ドレインを形成するためのイオ
ン注入を実施することによつて、第１トランジスタと第
２トランジスタとのそれぞれに所望のＬＤＤ構造の拡散
領域を形成しうる効果がある。また、ＬＤＤ構造のＰＭ
ＯＳトランジスタを形成することによつて、ＰＭＯＳト
ランジスタのパンチスルー(punch through）を制御しう
る。その結果、ＰＭＯＳトランジスタの大きさを減らす
ことができるばかりでなく、動作速度を増加させること
ができる効果もある。
スタの製造方法およびその構造において、第１トランジ
スタ（ＮＭＯＳ）にＬＤＤ構造が形成できる幅の第１絶
縁膜スペーサを形成してから第１トランジスタの第２ソ
ースおよび第２ドレインを形成するためのイオン注入を
実施し、前記第１絶縁膜スペーサの幅に付加されて第２
トランジスタ（ＰＭＯＳ）にＬＤＤ構造が形成できる幅
の第２絶縁膜スペーサを形成してから第２トランジスタ
の第２ソースおよび第２ドレインを形成するためのイオ
ン注入を実施することによつて、第１トランジスタと第
２トランジスタとのそれぞれに所望のＬＤＤ構造の拡散
領域を形成しうる効果がある。また、ＬＤＤ構造のＰＭ
ＯＳトランジスタを形成することによつて、ＰＭＯＳト
ランジスタのパンチスルー(punch through）を制御しう
る。その結果、ＰＭＯＳトランジスタの大きさを減らす
ことができるばかりでなく、動作速度を増加させること
ができる効果もある。
【図１】従来の一例による半導体トランジスタの断面図
である。
である。
【図２】従来の他の例による半導体トランジスタの断面
図である。
図である。
【図３】従来の更に他の例による半導体トランジスタの
断面図である。
断面図である。
【図４】本実施例による半導体トランジスタの断面図で
ある。
ある。
【図５】〜
【図１１】本実施例による半導体トランジスタの製造工
程を示す図である。
程を示す図である。
【図１２】他の実施例による半導体トランジスタの断面
図である。
図である。
６２…半導体基板、６４…ｐウエル、６６…ｎウエル、
６８…フイールド酸化膜、７０…ｐ型イオン注入領域、
７２…ゲート酸化膜、７４…第１ゲート、７６…第２ゲ
ート、７８…第１フオトレジスタ、８０…ＮＭＯＳトラ
ンジスタの第１ソース、８１…ＮＭＯＳトランジスタの
第１ドレイン、８２…第２フオトレジスタ、８３…ＰＭ
ＯＳトランジスタの第１ソース、８４…ＰＭＯＳトラン
ジスタの第１ドレイン、８６…第１酸化膜スペーサ、８
８…第３フオトレジスタ、８９…ＮＭＯＳトランジスタ
の第２ソース、９０…ＮＭＯＳトランジスタの第２ドレ
イン、９２…シリコン酸化膜、９４…第２酸化膜スペー
サ、９６…第４フオトレジスタ、９８…ＰＭＯＳトラン
ジスタの第２ソース、９９…ＰＭＯＳトランジスタの第
２ドレイン、１００…ＰＭＯＳトランジスタの第３ソー
ス、１０１…ＰＭＯＳトランジスタの第３ドレイン
６８…フイールド酸化膜、７０…ｐ型イオン注入領域、
７２…ゲート酸化膜、７４…第１ゲート、７６…第２ゲ
ート、７８…第１フオトレジスタ、８０…ＮＭＯＳトラ
ンジスタの第１ソース、８１…ＮＭＯＳトランジスタの
第１ドレイン、８２…第２フオトレジスタ、８３…ＰＭ
ＯＳトランジスタの第１ソース、８４…ＰＭＯＳトラン
ジスタの第１ドレイン、８６…第１酸化膜スペーサ、８
８…第３フオトレジスタ、８９…ＮＭＯＳトランジスタ
の第２ソース、９０…ＮＭＯＳトランジスタの第２ドレ
イン、９２…シリコン酸化膜、９４…第２酸化膜スペー
サ、９６…第４フオトレジスタ、９８…ＰＭＯＳトラン
ジスタの第２ソース、９９…ＰＭＯＳトランジスタの第
２ドレイン、１００…ＰＭＯＳトランジスタの第３ソー
ス、１０１…ＰＭＯＳトランジスタの第３ドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レ・クー・カン 韓国 ソウル・クロ・グ・シエーウン・ １・ドン・ナンバー．1002―１・ラッキ ー エイピイーテイー．７−207 (72)発明者 ビヤン・ヒエオ・ノ 韓国 キヨンギ・ドー・シエーウン・シ イ・ノンコー・ドン・ナンバー．192− ７ (56)参考文献 特開 平２−76256（ＪＰ，Ａ) 特開 平１−283956（ＪＰ，Ａ) 特開 昭61−210673（ＪＰ，Ａ) 特開 昭60−245269（ＪＰ，Ａ) 特開 平１−283956（ＪＰ，Ａ) 特開 昭59−3918（ＪＰ，Ａ) 特開 昭64−84659（ＪＰ，Ａ)
Claims (13)
- 【請求項１】 ｐ型またはｎ型の半導体基板内にｐ型の
第１トランジスタ領域とｎ型の第２トランジスタ領域と
を具備する半導体トランジスタの製造方法であつて、 前記第１および第２トランジスタ領域（６４，６６）の
上面にゲート絶縁膜（７２）を中間層とする第１および
第２ゲート（７４，７６）を形成してから、相互に異な
る写真蝕刻工程によつて前記それぞれのトランジスタ領
域内にｎ型およびｐ型の不純物をイオン注入して、第１
および第２濃度の拡散領域（８０，８１),( ８３，８
４）を形成する第１工程と、 前記第１および第２ゲート（７４，７６）の両側壁に第
１の幅をもつ第１絶縁膜スペーサ（８６）を形成する第
２工程であって、該第１の幅が第１トランジスタにＬＤ
Ｄ構造を形成できる幅である第２工程と、 前記第１トランジスタ領域（６４）のみを露出されるよ
うにし、前記第１濃度より高濃度のｎ型の不純物をイオ
ン注入して第３濃度の拡散領域（８９，９０）を形成す
る第３工程と、 前記第１絶縁膜スペーサ（８６）の両側面に第２の幅を
もつ第２絶縁膜スペーサ（９４）を形成する第４工程で
あって、該第２の幅を前記第１絶縁膜スペーサ（８６）
の前記第１の幅に付加した全体幅が第２トランジスタに
ＬＤＤ構造が形成できる幅である第４工程と、 前記第２トランジスタ領域（６６）のみを露出されるよ
うにし、前記第２濃度より高濃度のｐ型の不純物をイオ
ン注入して第４濃度の拡散領域（９８，９９）を形成す
る第５工程とを具備することを特徴とする半導体トラン
ジスタの製造方法。 - 【請求項２】 前記第１トランジスタの第１および第３
濃度の拡散領域間の側面間隔が前記第１絶縁膜スペーサ
（８６）の前記第１の幅によつて限定され、前記第２ト
ランジスタの第２および第４濃度の拡散領域間の側面間
隔が前記第１および第２絶縁膜スペーサ（８６，９４）
の前記全体幅によつて限定されることを特徴とする請求
項１記載の半導体トランジスタの製造方法。 - 【請求項３】 前記第１および第２絶縁膜スペーサ（８
６，９４）の前記全体幅が前記第４濃度の拡散領域（９
８，９９）の最終拡散深さの約０．７５倍より大きいこ
とを特徴とする請求項２記載の半導体トランジスタの製
造方法。 - 【請求項４】 前記第３工程後に、前記第２トランジス
タ領域（６６）を限定して前記第１工程におけるより高
濃度で前記第５工程におけるよりは低濃度にｐ型の不純
物をイオン注入する工程を更に具備し、前記第２トラン
ジスタが三重構造の拡散領域を有することを特徴とする
請求項１記載の半導体トランジスタの製造方法。 - 【請求項５】 前記第２絶縁膜スペーサ（９４）の前記
第２の幅が前記第４濃度の拡散領域（９８，９９）の最
終拡散深さの約０．７５倍より大きいことを特徴とする
請求項４記載のトランジスタの製造方法。 - 【請求項６】 前記ゲート絶縁膜（７２）が酸化膜であ
ることを特徴とする請求項１記載の半導体トランジスタ
の製造方法。 - 【請求項７】 前記第１および第２絶縁膜スペーサ（８
６，９４）が、所定厚さの絶縁膜を前記基板（６２）の
上面に形成してから反応性イオン蝕刻を実施することに
よつて形成されることを特徴とする請求項１記載の半導
体トランジスタの製造方法。 - 【請求項８】 前記第１および第２絶縁膜スペーサ（８
６，９４）が酸化膜または窒化膜で形成されることを特
徴とする請求項１記載の半導体トランジスタの製造方
法。 - 【請求項９】 前記ゲート（７４，７６）が第１または
第２伝導型の多結晶シリコンまたは金属で形成されるこ
とを特徴とする請求項１記載の半導体トランジスタの製
造方法。 - 【請求項１０】 ｐ型の半導体基板またはウエル内に第
１チヤネル領域によつて相互に所定距離だけ離隔されて
形成されたｎ型の拡散領域と、前記第１チヤネル領域の
上部に形成されたゲートとを具備する第１トランジスタ
と、ｎ型のウエルまたは半導体基板内に第２チヤネル領
域によつて相互に所定距離だけ離隔されて形成されたｐ
型の拡散領域と、前記第２チヤネル領域の上部に形成さ
れたゲートとを具備する第２トランジスタとを具備する
半導体トランジスタにおいて、 前記第１および第２トランジスタが、それぞれのゲート
両側壁に形成された第１の幅の第１絶縁膜スペーサと、
前記第１絶縁膜スペーサの両側面に形成された第２の幅
の第２絶縁膜スペーサとを具備し、前記第１の幅が第１
トランジスタにＬＤＤ構造を形成できる幅であり、前記
第２の幅を前記第１の幅に付加した全体幅が第２トラン
ジスタにＬＤＤ構造が形成できる幅となり、 前記第１トランジスタの拡散領域が、前記第１絶縁膜ス
ペーサの前記第１の幅によつて側面境界間の距離が限定
される第１濃度および該第１濃度より高濃度の第３濃度
の拡散領域とから成り、 前記第２トランジスタの拡散領域が、前記第１および第
２絶縁膜スペーサの前記全体幅によつて側面境界間の距
離が限定される第２濃度および該第２濃度より高濃度の
第４濃度の拡散領域とから成ることを特徴とする半導体
トランジスタ。 - 【請求項１１】 前記第１および第２絶縁膜スペーサ
（８６，９４）の前記全体幅が前記第４濃度の最終拡散
領域の最終拡散深さの約０．７５倍より大きいことを特
徴とする請求項１０記載の半導体トランジスタ。 - 【請求項１２】 前記第２トランジスタが、第２濃度お
よび第４濃度の拡散領域間に、前記第２絶縁膜スペーサ
の厚さによつて前記第４濃度の拡散領域の側面境界との
距離が限定され、前記第２濃度と第４濃度との間の濃度
を有する拡散領域を更に具備することを特徴とする請求
項１０記載の半導体トランジスタ。 - 【請求項１３】 前記第２絶縁膜スペーサ（９４）の前
記第２の幅が前記第４濃度の拡散領域の最終拡散深さの
約０．７５倍より大きいことを特徴とする請求項１２記
載の半導体トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US5827747A (en) * | 1996-03-28 | 1998-10-27 | Mosel Vitelic, Inc. | Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation |
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