JP2959305B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2959305B2 JP2959305B2 JP4299431A JP29943192A JP2959305B2 JP 2959305 B2 JP2959305 B2 JP 2959305B2 JP 4299431 A JP4299431 A JP 4299431A JP 29943192 A JP29943192 A JP 29943192A JP 2959305 B2 JP2959305 B2 JP 2959305B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に内部動作電圧供給の動作モードとして、バーンイン
活性化モードを有する半導体記憶回路に関する。
特に内部動作電圧供給の動作モードとして、バーンイン
活性化モードを有する半導体記憶回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体記憶回路におけ
る、内部降圧回路を有する半導体記憶回路の外部電源電
圧と内部動作電圧との関係を、図４に示す。図４に示さ
れるように、外部電源電圧が或る一定の範囲内にある状
態においては、内部動作電圧は内部基準電圧として一定
の値に保持されており、外部電源電圧が一旦或るレベル
を越えると、内部動作電圧はバーンイン活性化電圧とな
って、外部電源電圧に対して一定の割合で上昇または下
降し、内部動作に対して電源ストレスが加わる状態とな
る。
る、内部降圧回路を有する半導体記憶回路の外部電源電
圧と内部動作電圧との関係を、図４に示す。図４に示さ
れるように、外部電源電圧が或る一定の範囲内にある状
態においては、内部動作電圧は内部基準電圧として一定
の値に保持されており、外部電源電圧が一旦或るレベル
を越えると、内部動作電圧はバーンイン活性化電圧とな
って、外部電源電圧に対して一定の割合で上昇または下
降し、内部動作に対して電源ストレスが加わる状態とな
る。
【０００３】図３に示されるのは、従来の内部降圧回路
を有する半導体記憶回路における、内部動作電圧供給に
関連するブロック図であり、内部基準電圧発生回路１
と、バーンイン活性化信号発生回路２と、内部電源切替
回路３と、任意の内部回路５および７と、ディレイ回路
６とが含まれている。
を有する半導体記憶回路における、内部動作電圧供給に
関連するブロック図であり、内部基準電圧発生回路１
と、バーンイン活性化信号発生回路２と、内部電源切替
回路３と、任意の内部回路５および７と、ディレイ回路
６とが含まれている。
【０００４】図３において、或る一定範囲内の外部電源
電圧Ｖccが与えられると、内部基準電圧発生回路１にお
いては内部基準電圧１０１が発生され、内部電源切替回
路３を通して、内部動作電圧として任意の内部回路５お
よび７と、ディレイ回路６に供給される。この場合、バ
ーンイン活性化信号発生回路２においては、外部電源電
圧Ｖccが検知されるが、この段階においては、バーンイ
ン活性化信号は出力されない。次いで外部電源電圧Ｖcc
が或るレベルを越えると、バーンイン活性化信号発生回
路２よりバーンイン活性化信号１０３が出力され、内部
電源切替回路３に対して切替制御信号として入力され
る。内部電源切替回路３においては、当該バーンイン活
性化信号１０３を受けて接点が切替えられ、内部基準電
圧発生回路１より出力されるバーンイン活性化電圧１０
２が、内部電源切替回路３を経由し、電源パス２０２を
介して内部動作電圧として任意の内部回路５および７
と、ディレイ回路６に供給される。この場合、任意の内
部回路５および７はディレイ回路６を挟んで動作上連続
した回路であるものとする。
電圧Ｖccが与えられると、内部基準電圧発生回路１にお
いては内部基準電圧１０１が発生され、内部電源切替回
路３を通して、内部動作電圧として任意の内部回路５お
よび７と、ディレイ回路６に供給される。この場合、バ
ーンイン活性化信号発生回路２においては、外部電源電
圧Ｖccが検知されるが、この段階においては、バーンイ
ン活性化信号は出力されない。次いで外部電源電圧Ｖcc
が或るレベルを越えると、バーンイン活性化信号発生回
路２よりバーンイン活性化信号１０３が出力され、内部
電源切替回路３に対して切替制御信号として入力され
る。内部電源切替回路３においては、当該バーンイン活
性化信号１０３を受けて接点が切替えられ、内部基準電
圧発生回路１より出力されるバーンイン活性化電圧１０
２が、内部電源切替回路３を経由し、電源パス２０２を
介して内部動作電圧として任意の内部回路５および７
と、ディレイ回路６に供給される。この場合、任意の内
部回路５および７はディレイ回路６を挟んで動作上連続
した回路であるものとする。
【０００５】上記のように、内部回路５および７と、デ
ィレイ回路６に対しては、内部動作電圧として、内部基
準電圧１０１またはバーンイン活性化電圧１０２の何れ
かが一様に供給されて、これらの回路は稼働状態とな
る。
ィレイ回路６に対しては、内部動作電圧として、内部基
準電圧１０１またはバーンイン活性化電圧１０２の何れ
かが一様に供給されて、これらの回路は稼働状態とな
る。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路においては、内部回路５および７と、ディレイ
回路６に対する内部動作電圧としてバーンイン活性化電
圧が供給される状態になると、一定の内部基準電圧にて
動作する場合に比較して、各内部回路における動作信号
の応答が、バーンイン活性化電圧に対応して速くなり、
また各動作信号間のディレイ時間も短縮される。これに
より、各動作信号により、本来行われるべき機能が十分
に実行されないままに次の動作信号が到来する状態とな
り、本来の回路機能が正常に動作しない事態を生じ易い
という欠点がある。
記憶回路においては、内部回路５および７と、ディレイ
回路６に対する内部動作電圧としてバーンイン活性化電
圧が供給される状態になると、一定の内部基準電圧にて
動作する場合に比較して、各内部回路における動作信号
の応答が、バーンイン活性化電圧に対応して速くなり、
また各動作信号間のディレイ時間も短縮される。これに
より、各動作信号により、本来行われるべき機能が十分
に実行されないままに次の動作信号が到来する状態とな
り、本来の回路機能が正常に動作しない事態を生じ易い
という欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の半導体記憶
回路は、外部より供給される電源電圧を降圧して、一定
の内部基準電圧ならびにバーンイン活性化電圧を内部動
作電圧として出力する内部電源発生回路と、前記外部よ
り供給される電源電圧が所定レベルを越えると、所定の
バーンイン活性化信号を出力するバーンイン活性化信号
発生回路と、前記内部電源発生回路より出力される内部
基準電圧ならびにバーンイン活性化電圧を入力して、正
常動作時においては、所定の内部回路およびディレイ回
路に対する内部動作電圧として前記内部基準電圧を出力
し、前記バーンイン活性化信号の入力時においては、当
該バーンイン活性化信号により、前記内部動作電圧を前
記内部基準電圧から前記バーンイン活性化電圧に切替え
て出力する内部電源切替回路と、前記内部電源発生回路
より出力される内部基準電圧と、前記内部電源切替回路
より出力される内部動作電圧を入力して、正常動作時に
おいては、前記ディレイ回路に対する内部動作電圧とし
て、前記内部電源切替回路を介して入力される前記内部
基準電圧を出力し、前記バーンイン活性化信号の入力時
においては、当該バーンイン活性化信号により、前記デ
ィレイ回路に対する内部動作電圧として、前記内部電源
発生回路より直接入力される前記内部基準電圧を出力す
る電源パス切替回路とを備えて構成される。
回路は、外部より供給される電源電圧を降圧して、一定
の内部基準電圧ならびにバーンイン活性化電圧を内部動
作電圧として出力する内部電源発生回路と、前記外部よ
り供給される電源電圧が所定レベルを越えると、所定の
バーンイン活性化信号を出力するバーンイン活性化信号
発生回路と、前記内部電源発生回路より出力される内部
基準電圧ならびにバーンイン活性化電圧を入力して、正
常動作時においては、所定の内部回路およびディレイ回
路に対する内部動作電圧として前記内部基準電圧を出力
し、前記バーンイン活性化信号の入力時においては、当
該バーンイン活性化信号により、前記内部動作電圧を前
記内部基準電圧から前記バーンイン活性化電圧に切替え
て出力する内部電源切替回路と、前記内部電源発生回路
より出力される内部基準電圧と、前記内部電源切替回路
より出力される内部動作電圧を入力して、正常動作時に
おいては、前記ディレイ回路に対する内部動作電圧とし
て、前記内部電源切替回路を介して入力される前記内部
基準電圧を出力し、前記バーンイン活性化信号の入力時
においては、当該バーンイン活性化信号により、前記デ
ィレイ回路に対する内部動作電圧として、前記内部電源
発生回路より直接入力される前記内部基準電圧を出力す
る電源パス切替回路とを備えて構成される。
【０００８】また第２の発明の半導体記憶回路は、外部
より供給される電源電圧を降圧して、一定の内部基準電
圧ならびにバーンイン活性化電圧を内部動作電圧として
出力し、前記内部基準電圧を常時所定のディレイ回路に
供給する内部電源発生回路と、前記外部より供給される
電源電圧が所定レベルを越えると、所定のバーンイン活
性化信号を出力するバーンイン活性化信号発生回路と、
前記内部電源発生回路より出力される内部基準電圧なら
びにバーンイン活性化電圧を入力して、正常動作時にお
いては、所定の内部回路に対する内部動作電圧として前
記内部基準電圧を出力し、前記バーンイン活性化信号の
入力時においては、当該バーンイン活性化信号により、
前記内部動作電圧を前記内部基準電圧から前記バーンイ
ン活性化電圧に切替えて所定の内部回路に対する内部動
作電圧として出力する内部電源切替回路とを備えて構成
される。
より供給される電源電圧を降圧して、一定の内部基準電
圧ならびにバーンイン活性化電圧を内部動作電圧として
出力し、前記内部基準電圧を常時所定のディレイ回路に
供給する内部電源発生回路と、前記外部より供給される
電源電圧が所定レベルを越えると、所定のバーンイン活
性化信号を出力するバーンイン活性化信号発生回路と、
前記内部電源発生回路より出力される内部基準電圧なら
びにバーンイン活性化電圧を入力して、正常動作時にお
いては、所定の内部回路に対する内部動作電圧として前
記内部基準電圧を出力し、前記バーンイン活性化信号の
入力時においては、当該バーンイン活性化信号により、
前記内部動作電圧を前記内部基準電圧から前記バーンイ
ン活性化電圧に切替えて所定の内部回路に対する内部動
作電圧として出力する内部電源切替回路とを備えて構成
される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例における内部
動作電圧供給に関連するブロック図であり、図１に示さ
れるように、内部基準電圧発生回路１と、バーンイン活
性化信号発生回路２と、内部電源切替回路３と、電源パ
ス切替回路４と、内部回路５および７と、ディレイ回路
６とが含まれている。
動作電圧供給に関連するブロック図であり、図１に示さ
れるように、内部基準電圧発生回路１と、バーンイン活
性化信号発生回路２と、内部電源切替回路３と、電源パ
ス切替回路４と、内部回路５および７と、ディレイ回路
６とが含まれている。
【００１１】図１において、或る一定範囲内の外部電源
電圧Ｖccが与えられると、内部基準電圧発生回路１にお
いては内部基準電圧１０１が発生されて、内部電源切替
回路３を経由し、内部動作電圧として電源パス２０２を
介して任意の内部回路５および７に供給され、また同様
に、内部電源切替回路３および電源パス切替回路４を経
由してディレイ回路６にも供給される。この内部基準電
圧１０１の供給を受けて、これらの内部回路５、７およ
びディレイ回路６は稼働状態となる。この場合、外部電
源電圧Ｖccのレベルが一定範囲内の電圧レベルであるた
めに、バーンイン活性化信号発生回路２においては、外
部電源電圧Ｖccは検知されるが、この段階においては、
バーンイン活性化信号発生回路２よりバーンイン活性化
信号１０３は出力されない。
電圧Ｖccが与えられると、内部基準電圧発生回路１にお
いては内部基準電圧１０１が発生されて、内部電源切替
回路３を経由し、内部動作電圧として電源パス２０２を
介して任意の内部回路５および７に供給され、また同様
に、内部電源切替回路３および電源パス切替回路４を経
由してディレイ回路６にも供給される。この内部基準電
圧１０１の供給を受けて、これらの内部回路５、７およ
びディレイ回路６は稼働状態となる。この場合、外部電
源電圧Ｖccのレベルが一定範囲内の電圧レベルであるた
めに、バーンイン活性化信号発生回路２においては、外
部電源電圧Ｖccは検知されるが、この段階においては、
バーンイン活性化信号発生回路２よりバーンイン活性化
信号１０３は出力されない。
【００１２】次いで外部電源電圧Ｖccが或る所定レベル
を越えると、バーンイン活性化信号発生回路２よりバー
ンイン活性化信号１０３が出力され、内部電源切替回路
３および電源パス切替回路４に対して切替制御信号とし
て入力される。内部電源切替回路３および電源パス切替
回路４においては、当該バーンイン活性化信号１０３を
受けてそれぞれ接点が切替えられ、内部基準電圧発生回
路１より出力されるバーンイン活性化電圧１０２は、内
部電源切替回路３を経由し、内部動作電圧として電源パ
ス２０２を介して任意の内部回路５および７に供給さ
れ、また、内部基準電圧発生回路１より出力される内部
基準電圧１０１は、電源パス切替回路４を経由して、内
部動作電圧としてディレイ回路６に供給される。従っ
て、この動作状態においては、内部回路５および７がバ
ーンイン活性化電圧１０２を電源として動作するのに対
して、ディレイ回路６においては、一定の内部基準電圧
１０１を電源として動作する状態となり、内部電源の変
化に対しても正常に回路動作が行われ、本来の回路機能
が保持される。
を越えると、バーンイン活性化信号発生回路２よりバー
ンイン活性化信号１０３が出力され、内部電源切替回路
３および電源パス切替回路４に対して切替制御信号とし
て入力される。内部電源切替回路３および電源パス切替
回路４においては、当該バーンイン活性化信号１０３を
受けてそれぞれ接点が切替えられ、内部基準電圧発生回
路１より出力されるバーンイン活性化電圧１０２は、内
部電源切替回路３を経由し、内部動作電圧として電源パ
ス２０２を介して任意の内部回路５および７に供給さ
れ、また、内部基準電圧発生回路１より出力される内部
基準電圧１０１は、電源パス切替回路４を経由して、内
部動作電圧としてディレイ回路６に供給される。従っ
て、この動作状態においては、内部回路５および７がバ
ーンイン活性化電圧１０２を電源として動作するのに対
して、ディレイ回路６においては、一定の内部基準電圧
１０１を電源として動作する状態となり、内部電源の変
化に対しても正常に回路動作が行われ、本来の回路機能
が保持される。
【００１３】図２に示されるのは、本発明の第２の実施
例における内部動作電圧供給に関連するブロック図であ
り、図２に示されるように、内部基準電圧発生回路１
と、バ ーンイン活性化信号発生回路２と、内部電源切替
回路３と、内部回路５および７と、ディレイ回路６とが
含まれている。図２により明らかなように、本実施例の
第１の実施例との相違点は、第１の実施例における電源
パス切替回路４が排除されており、ディレイ回路６に供
給される内部動作電圧としては、内部電源切替回路３に
よる切替作用に関係なく、常時内部基準電圧発生回路１
より出力される一定レベルの内部基準電圧１０１が基準
電源パス２０１を介して供給されており、また、内部回
路５および７に供給される内部動作電圧としては、バー
ンイン活性化信号１０３による内部電源切替回路３にお
ける切替作用を介して、バーンイン活性化電圧１０２が
切替えて供給されるように設定されていることである。
従って、このような内部動作電圧の供給による動作状態
においては、第１の実施例の場合と同様に、内部回路５
および７がバーンイン活性化電圧１０２を電源として動
作するのに対して、ディレイ回路６においては、一定の
内部基準電圧１０１を電源として動作する状態となり、
内部電源の変化に対しても正常に回路動作が行われ、本
来の回路機能が保持される。
例における内部動作電圧供給に関連するブロック図であ
り、図２に示されるように、内部基準電圧発生回路１
と、バ ーンイン活性化信号発生回路２と、内部電源切替
回路３と、内部回路５および７と、ディレイ回路６とが
含まれている。図２により明らかなように、本実施例の
第１の実施例との相違点は、第１の実施例における電源
パス切替回路４が排除されており、ディレイ回路６に供
給される内部動作電圧としては、内部電源切替回路３に
よる切替作用に関係なく、常時内部基準電圧発生回路１
より出力される一定レベルの内部基準電圧１０１が基準
電源パス２０１を介して供給されており、また、内部回
路５および７に供給される内部動作電圧としては、バー
ンイン活性化信号１０３による内部電源切替回路３にお
ける切替作用を介して、バーンイン活性化電圧１０２が
切替えて供給されるように設定されていることである。
従って、このような内部動作電圧の供給による動作状態
においては、第１の実施例の場合と同様に、内部回路５
および７がバーンイン活性化電圧１０２を電源として動
作するのに対して、ディレイ回路６においては、一定の
内部基準電圧１０１を電源として動作する状態となり、
内部電源の変化に対しても正常に回路動作が行われ、本
来の回路機能が保持される。
【００１４】
【発明の効果】以上説明したように、本発明は、内部動
作電圧を所定の内部回路およびディレイ回路に供給する
回路構成として、前記内部回路に対する内部動作電圧と
してバーンイン活性化電圧が供給される動作状態におい
ても、ディレイ回路に供給される内部動作電圧として
は、一定レベルの内部基準電圧の供給が保持されるよう
に設定される回路構成を備えることにより、常時、前記
内部回路の正常な動作および機能を維持することができ
るという効果がある。
作電圧を所定の内部回路およびディレイ回路に供給する
回路構成として、前記内部回路に対する内部動作電圧と
してバーンイン活性化電圧が供給される動作状態におい
ても、ディレイ回路に供給される内部動作電圧として
は、一定レベルの内部基準電圧の供給が保持されるよう
に設定される回路構成を備えることにより、常時、前記
内部回路の正常な動作および機能を維持することができ
るという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
【図４】従来例における外部電源電圧と内部動作電圧と
の関係を示す図である。
の関係を示す図である。
１ 内部基準電圧発生回路 ２ バーンイン活性化信号発生回路 ３ 内部電源切替回路 ４ 電源パス切替回路 ５、７ 内部回路 ６ ディレイ回路
Claims (2)
- 【請求項１】 外部より供給される電源電圧を降圧し
て、一定の内部基準電圧ならびにバーンイン活性化電圧
を内部動作電圧として出力する内部電源発生回路と、 前記外部より供給される電源電圧が所定レベルを越える
と、所定のバーンイン活性化信号を出力するバーンイン
活性化信号発生回路と、 前記内部電源発生回路より出力される内部基準電圧なら
びにバーンイン活性化電圧を入力して、正常動作時にお
いては、所定の内部回路およびディレイ回路に対する内
部動作電圧として前記内部基準電圧を出力し、前記バー
ンイン活性化信号の入力時においては、当該バーンイン
活性化信号により、前記内部動作電圧を前記内部基準電
圧から前記バーンイン活性化電圧に切替えて出力する内
部電源切替回路と、 前記内部電源発生回路より出力される内部基準電圧と、
前記内部電源切替回路より出力される内部動作電圧を入
力して、正常動作時においては、前記ディレイ回路に対
する内部動作電圧として、前記内部電源切替回路を介し
て入力される前記内部基準電圧を出力し、前記バーンイ
ン活性化信号の入力時においては、当該バーンイン活性
化信号により、前記ディレイ回路に対する内部動作電圧
として、前記内部電源発生回路より直接入力される前記
内部基準電圧を出力する電源パス切替回路と、 を備えることを特徴とする半導体記憶回路。 - 【請求項２】 外部より供給される電源電圧を降圧し
て、一定の内部基準電圧ならびにバーンイン活性化電圧
を内部動作電圧として出力し、前記内部基準電圧を常時
所定のディレイ回路に供給する内部電源発生回路と、 前記外部より供給される電源電圧が所定レベルを越える
と、所定のバーンイン活性化信号を出力するバーンイン
活性化信号発生回路と、 前記内部電源発生回路より出力される内部基準電圧なら
びにバーンイン活性化電圧を入力して、正常動作時にお
いては、所定の内部回路に対する内部動作電圧として前
記内部基準電圧を出力し、前記バーンイン活性化信号の
入力時においては、当該バーンイン活性化信号により、
前記内部動作電圧を前記内部基準電圧から前記バーンイ
ン活性化電圧に切替えて所定の内部回路に対する内部動
作電圧として出力する内部電源切替回路と、を備えるこ
とを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299431A JP2959305B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299431A JP2959305B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06150651A JPH06150651A (ja) | 1994-05-31 |
| JP2959305B2 true JP2959305B2 (ja) | 1999-10-06 |
Family
ID=17872488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299431A Expired - Fee Related JP2959305B2 (ja) | 1992-11-10 | 1992-11-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959305B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100307291B1 (ko) * | 1998-09-11 | 2001-11-30 | 김영환 | 반도체메모리의번-인모드제어회로 |
-
1992
- 1992-11-10 JP JP4299431A patent/JP2959305B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06150651A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
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