JP2940144B2 - チップ型半導体部品 - Google Patents
チップ型半導体部品Info
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
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- Thermistors And Varistors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、正特性あるいは負特性を示すサーミスタ素
子やバリスタなどのチップ型半導体部品に関する。
子やバリスタなどのチップ型半導体部品に関する。
［従来の技術及び発明が解決しようとする課題］ 従来のチップ型半導体部品としては、例えば、第10図
に示すようなチップ型半導体部品が知られている。な
お、このチップ型半導体部品は裏面側の構造も第10図に
示す構造と同一である。このチップ型半導体部品50は、
直方体形状の正特性を示すサーミスタ用の半導体素子60
の両端側に一対の電極70,70を配設した構造を有してい
る。電極70は半導体素子60の両主面60a,60a、両側面60
b,60b及び端面60c上に形成された主面側電極70a,70a、
側面側電極70b,70b及び端面側電極70cから構成されてい
る。
に示すようなチップ型半導体部品が知られている。な
お、このチップ型半導体部品は裏面側の構造も第10図に
示す構造と同一である。このチップ型半導体部品50は、
直方体形状の正特性を示すサーミスタ用の半導体素子60
の両端側に一対の電極70,70を配設した構造を有してい
る。電極70は半導体素子60の両主面60a,60a、両側面60
b,60b及び端面60c上に形成された主面側電極70a,70a、
側面側電極70b,70b及び端面側電極70cから構成されてい
る。
このように、従来のチップ型半導体部品50において
は、半導体素子60の両主面60a,60a上に主面側電極70a,7
0aを形成しているため、電極70を半導体素子に形成する
場合に、その形成工程が複雑になり製造コストが増大す
るという問題点がある。すなわち、例えば、スパッタリ
ングにより電極70を形成する場合においては、一方の主
面60aに電極材料をスパッタリングした後、半導体素子6
0を反転させて再度スパッタリングを行うことが必要に
なるからである。また、オーミック層（図示せず）を別
途形成してから電極材料をメッキしたりスパッタリング
したりする場合などにおいては、オーミック層の形成に
もそれだけ余分の工程を要することになるため、製造工
程をさらに複雑にして製造コストを増大するという問題
点がある。
は、半導体素子60の両主面60a,60a上に主面側電極70a,7
0aを形成しているため、電極70を半導体素子に形成する
場合に、その形成工程が複雑になり製造コストが増大す
るという問題点がある。すなわち、例えば、スパッタリ
ングにより電極70を形成する場合においては、一方の主
面60aに電極材料をスパッタリングした後、半導体素子6
0を反転させて再度スパッタリングを行うことが必要に
なるからである。また、オーミック層（図示せず）を別
途形成してから電極材料をメッキしたりスパッタリング
したりする場合などにおいては、オーミック層の形成に
もそれだけ余分の工程を要することになるため、製造工
程をさらに複雑にして製造コストを増大するという問題
点がある。
また、両主面60a,60aに電極70aを形成したチップ型半
導体部品50においては、第11図に示すように、チップ型
半導体部品50を基板81に実装し、電極70をランド82には
んだ付けして接続する場合、基板81と対向していないほ
うの主面側電極70a上にはんだ83が付着してはんだ付け
部分に溜まるはんだの量が多くなるため、チップ型半導
体部品50を基板81上に高密度に実装する場合において
は、はんだ83が各チップ型半導体部品50の間に流れ込ん
だり溜まったりして回路を短絡させ、回路の高密度化を
妨げるという問題点がある。
導体部品50においては、第11図に示すように、チップ型
半導体部品50を基板81に実装し、電極70をランド82には
んだ付けして接続する場合、基板81と対向していないほ
うの主面側電極70a上にはんだ83が付着してはんだ付け
部分に溜まるはんだの量が多くなるため、チップ型半導
体部品50を基板81上に高密度に実装する場合において
は、はんだ83が各チップ型半導体部品50の間に流れ込ん
だり溜まったりして回路を短絡させ、回路の高密度化を
妨げるという問題点がある。
本発明は、上記の問題点を解決するものであり、製造
が容易で、かつ、高密度実装が可能なチップ型半導体部
品を提供することを目的とする。
が容易で、かつ、高密度実装が可能なチップ型半導体部
品を提供することを目的とする。
［課題を解決するための手段］ 上記目的を達成するために、本発明のチップ型半導体
部品は、半導体素子と該半導体素子の両端側に形成され
た一対の電極を備えてなるチップ型半導体部品におい
て、 前記一対の電極のそれぞれが、半導体素子の一方主面
の端部近傍から延びて、両側面及び端面の三つの面のう
ちの少なくとも一つの面に回り込むように形成されてい
ること を特徴とする。
部品は、半導体素子と該半導体素子の両端側に形成され
た一対の電極を備えてなるチップ型半導体部品におい
て、 前記一対の電極のそれぞれが、半導体素子の一方主面
の端部近傍から延びて、両側面及び端面の三つの面のう
ちの少なくとも一つの面に回り込むように形成されてい
ること を特徴とする。
［作用］ 本発明のチップ型半導体部品においては、半導体素子
の両端側の一方主面に形成された電極が基板のランドと
対向し、はんだなどによりランドに確実に接続固定され
るとともに、両側面及び端面のうちの少なくとも一つの
面に形成された電極に溶融はんだがはい上がっているか
どうかを視認することにより、はんだ付けが実際に行わ
れているかどうかを知ることが可能になり、はんだ付け
の信頼性が向上する。
の両端側の一方主面に形成された電極が基板のランドと
対向し、はんだなどによりランドに確実に接続固定され
るとともに、両側面及び端面のうちの少なくとも一つの
面に形成された電極に溶融はんだがはい上がっているか
どうかを視認することにより、はんだ付けが実際に行わ
れているかどうかを知ることが可能になり、はんだ付け
の信頼性が向上する。
さらに、半導体素子の一方主面の電極を基板のランド
と対向させてはんだ付けすることにより実装した場合、
半導体素子の両主面のうち基板に対向しない上面側には
電極が形成されていないため、はんだが半導体素子の上
面側に付着しない。したがって、はんだ付け部に溜まる
はんだの量が少なく、溶融はんだが各チップ型半導体部
品の間に流れ込んだり溜まったりして生じる回路の短絡
を効果的に防止して高密度実装を行うことが可能にな
る。
と対向させてはんだ付けすることにより実装した場合、
半導体素子の両主面のうち基板に対向しない上面側には
電極が形成されていないため、はんだが半導体素子の上
面側に付着しない。したがって、はんだ付け部に溜まる
はんだの量が少なく、溶融はんだが各チップ型半導体部
品の間に流れ込んだり溜まったりして生じる回路の短絡
を効果的に防止して高密度実装を行うことが可能にな
る。
さらに、半導体素子の一方の面にのみ電極を形成して
いるので、電極形成工程が簡略化され、製造コストを低
減することができる。
いるので、電極形成工程が簡略化され、製造コストを低
減することができる。
［実施例］ 以下、この発明の実施例を図に基づいて説明する。
第１図はこの発明の一実施例にかかるチップ型半導体
部品を示す斜視図であり、第２図はその裏面側の構造を
示す斜視図である。これらの図に示すように、このチッ
プ型半導体部品１においては、正特性を示すサーミスタ
用の半導体素子10の両端側に入出力用の電極20が形成さ
れている。この電極20は半導体素子10の一方の主面10a
に形成された主面側電極20aと両側面10b,10bに形成され
た側面側電極20b,20bと端面10cに形成された端面側電極
20cとから構成されている。
部品を示す斜視図であり、第２図はその裏面側の構造を
示す斜視図である。これらの図に示すように、このチッ
プ型半導体部品１においては、正特性を示すサーミスタ
用の半導体素子10の両端側に入出力用の電極20が形成さ
れている。この電極20は半導体素子10の一方の主面10a
に形成された主面側電極20aと両側面10b,10bに形成され
た側面側電極20b,20bと端面10cに形成された端面側電極
20cとから構成されている。
この電極20は、第１層としてCrをスパッタリングし、
その上にさらにNi、Agをスパッタリングして第２層及び
第３層を形成した後、半導体素子10を溶融はんだに浸漬
して表面にはんだ層を形成することにより形成されてい
る。第１層としてはAl,Cr,Ti,Ni,W,Vの中の少なくとも
１種を主成分とすることが好ましく、第２層としてはN
i,Cuの少なくとも１種を主成分とすることが好ましく，
第３層としてはSb,Pb,Agの少なくとも１種を主成分とす
ることが好まい。また、各層の形成はスパッタリングに
限らず、メッキ等の方法によっても形成することができ
る。なお、半導体素子10の他方の主面10Aには電極は形
成されていない。
その上にさらにNi、Agをスパッタリングして第２層及び
第３層を形成した後、半導体素子10を溶融はんだに浸漬
して表面にはんだ層を形成することにより形成されてい
る。第１層としてはAl,Cr,Ti,Ni,W,Vの中の少なくとも
１種を主成分とすることが好ましく、第２層としてはN
i,Cuの少なくとも１種を主成分とすることが好ましく，
第３層としてはSb,Pb,Agの少なくとも１種を主成分とす
ることが好まい。また、各層の形成はスパッタリングに
限らず、メッキ等の方法によっても形成することができ
る。なお、半導体素子10の他方の主面10Aには電極は形
成されていない。
上記のように形成されたチップ型半導体部品１を、第
３図に示すように、基板31に実装し、電極20をはんだ付
けによりランド32に接続する場合、半導体素子10の一方
の主面10aに形成された電極20aが基板31のランド32と対
向し、はんだ付けによりランド32に確実に接続固定され
るとともに、側面側電極20b及び端面側電極20cに溶融は
んだ33がはい上がって付着する。そして、このはんだ33
の付着を視認することにより、はんだ付けが確実に行わ
れていることを知ることが可能になり、はんだ付けの信
頼性が向上する。また、基板31と対向していないほうの
主面10A上には電極が形成されていないため、はんだ33
はチップ型半導体部品１の上面の主面10Aには付着せ
ず、はんだ付け部分に溜まるはんだの量がすくないた
め、チップ型半導体部品１を基板31上に高密度に実装す
る場合においても、溶融はんだ33が各チップ型半導体部
品１の間に流れ込んだり溜まったりして回路を短絡させ
ることがない。
３図に示すように、基板31に実装し、電極20をはんだ付
けによりランド32に接続する場合、半導体素子10の一方
の主面10aに形成された電極20aが基板31のランド32と対
向し、はんだ付けによりランド32に確実に接続固定され
るとともに、側面側電極20b及び端面側電極20cに溶融は
んだ33がはい上がって付着する。そして、このはんだ33
の付着を視認することにより、はんだ付けが確実に行わ
れていることを知ることが可能になり、はんだ付けの信
頼性が向上する。また、基板31と対向していないほうの
主面10A上には電極が形成されていないため、はんだ33
はチップ型半導体部品１の上面の主面10Aには付着せ
ず、はんだ付け部分に溜まるはんだの量がすくないた
め、チップ型半導体部品１を基板31上に高密度に実装す
る場合においても、溶融はんだ33が各チップ型半導体部
品１の間に流れ込んだり溜まったりして回路を短絡させ
ることがない。
短絡の発生しやすさを調べる比較テストにおいて、前
述の従来例の場合においては、短絡の発生率が9/100で
あったのに対し、上記実施例のばあいには0/100であっ
た。
述の従来例の場合においては、短絡の発生率が9/100で
あったのに対し、上記実施例のばあいには0/100であっ
た。
なお、この実施例では半導体素子10の側面10b,10bの
両方に側面側電極20bを形成した場合について説明した
が、側面10b,10bのいずれか一方と端面10cに電極20b,20
cを形成するようしても同様の効果を得ることができ
る。
両方に側面側電極20bを形成した場合について説明した
が、側面10b,10bのいずれか一方と端面10cに電極20b,20
cを形成するようしても同様の効果を得ることができ
る。
上記実施例においては電極の形成方法として、金属材
料をスパッタリングして複数の金属層を形成した後、そ
の上にははんだ層を形成する方法を示したが、電極の形
成方法はこれに限られるものではなく、Niなどの金属メ
ッキ層上にAgなどを含む導電性ペーストを塗布して焼き
付けることにより電極を形成する方法や、オーミック性
導電ペーストを半導体素子に直接塗布して焼き付ける方
法など種々の方法で電極を形成することが可能である。
料をスパッタリングして複数の金属層を形成した後、そ
の上にははんだ層を形成する方法を示したが、電極の形
成方法はこれに限られるものではなく、Niなどの金属メ
ッキ層上にAgなどを含む導電性ペーストを塗布して焼き
付けることにより電極を形成する方法や、オーミック性
導電ペーストを半導体素子に直接塗布して焼き付ける方
法など種々の方法で電極を形成することが可能である。
また、第４図及び第５図はこの発明の他の実施例にか
かるチップ型半導体部品２を示す斜視図である。このチ
ップ型半導体部品２においては、電極20は半導体素子10
の一方の主面10aに形成された主面側電極20aと、端面10
cに形成された端面側電極20cとから構成されている。
かるチップ型半導体部品２を示す斜視図である。このチ
ップ型半導体部品２においては、電極20は半導体素子10
の一方の主面10aに形成された主面側電極20aと、端面10
cに形成された端面側電極20cとから構成されている。
このチップ型半導体部品２は半導体素子10の側面10b
側に電極が形成されていないので、実装工程においてそ
の側面側にははんだが付着せず、該側面側ではより短絡
が発生しにくいため、上記実施例のチップ型半導体部品
１よりもさらに高密度な実装を行うことが可能である。
側に電極が形成されていないので、実装工程においてそ
の側面側にははんだが付着せず、該側面側ではより短絡
が発生しにくいため、上記実施例のチップ型半導体部品
１よりもさらに高密度な実装を行うことが可能である。
さらに、第６図及び第７図はこの発明の他の実施例に
かかるチップ型半導体部品３を示す斜視図である。この
チップ型半導体部品３においては、電極20は半導体素子
10の一方の主面10aに形成された主面側電極20aと、両側
面10bに形成された側面側電極20b,20bとから構成されて
いる。
かかるチップ型半導体部品３を示す斜視図である。この
チップ型半導体部品３においては、電極20は半導体素子
10の一方の主面10aに形成された主面側電極20aと、両側
面10bに形成された側面側電極20b,20bとから構成されて
いる。
このチップ型半導体部品３においては、半導体素子10
の側面10c側に電極が形成されていないので、実装工程
においてその端面側には溶融はんだが付着せず、該側面
側ではより短絡が発生しにくいため、上記実施例のチッ
プ型半導体部品１よりもさらに高密度に実装することが
可能である。
の側面10c側に電極が形成されていないので、実装工程
においてその端面側には溶融はんだが付着せず、該側面
側ではより短絡が発生しにくいため、上記実施例のチッ
プ型半導体部品１よりもさらに高密度に実装することが
可能である。
なお、この実施例では半導体素子10の側面10b,10bの
両方に側面側電極20bを形成した場合について説明した
が、側面10bのいずれか一方にのみ電極20bを形成するよ
うにしても同様の効果を得ることができる。
両方に側面側電極20bを形成した場合について説明した
が、側面10bのいずれか一方にのみ電極20bを形成するよ
うにしても同様の効果を得ることができる。
さらに、第８図及び第９図はこの発明の他の実施例に
かかるチップ型半導体部品４を示す斜視図である。この
チップ型半導体部品４においては、電極20は半導体素子
10の一方の主面10aに形成された主面側電極20aと、端面
10cに形成された端面側電極20cとから構成されている。
そして、上記主面側電極20a及び端面側電極20cは、半導
体素子10の主面10a及び端面10cの両側面側、端面10cの
上端側（上部主面10A側）には形成されておらず、主面1
0aおよび端面10cの周辺部を除いた部分に形成されてい
る。
かかるチップ型半導体部品４を示す斜視図である。この
チップ型半導体部品４においては、電極20は半導体素子
10の一方の主面10aに形成された主面側電極20aと、端面
10cに形成された端面側電極20cとから構成されている。
そして、上記主面側電極20a及び端面側電極20cは、半導
体素子10の主面10a及び端面10cの両側面側、端面10cの
上端側（上部主面10A側）には形成されておらず、主面1
0aおよび端面10cの周辺部を除いた部分に形成されてい
る。
上記のように端縁部にまで電極を形成せずに半導体素
子を露出させるように構成したチップ型半導体部品４に
おいては、電極を隣接する他の面との境界まで一杯に形
成する場合に生じるような、電極の回り込みなどにより
生じる抵抗値のばらつきや耐電圧の低下を効果的に防止
することができる。また、従来のチップ型半導体部品に
おいて、電極の不要部分をサンドブラストやラップ研磨
法などにより除去する際に半導体素子の表面を損傷する
ことにより生じる特性劣化を防止することができる。
子を露出させるように構成したチップ型半導体部品４に
おいては、電極を隣接する他の面との境界まで一杯に形
成する場合に生じるような、電極の回り込みなどにより
生じる抵抗値のばらつきや耐電圧の低下を効果的に防止
することができる。また、従来のチップ型半導体部品に
おいて、電極の不要部分をサンドブラストやラップ研磨
法などにより除去する際に半導体素子の表面を損傷する
ことにより生じる特性劣化を防止することができる。
チップ型半導体部品４の寸法が、厚みＡ＝1.0mm,幅Ｂ
＝1.6mm,長さＣ＝3.1mmであり、電極（第８図及び第９
図）の各部の寸法が、Ｄ＝1.2mm,E＝0.8mm,F＝1.05mmで
あり、電極20の間隔が、Ｇ＝1.0mmであり、電極20の端
部と半導体素子10の端縁との間の幅が、Ｈ＝0.2mmであ
る場合の、この実施例のチップ型半導体部品４の抵抗値
と耐電圧値を、端縁部にも電極を形成した場合のチップ
型半導体部品のそれと比較した結果を以下の表に示す。
＝1.6mm,長さＣ＝3.1mmであり、電極（第８図及び第９
図）の各部の寸法が、Ｄ＝1.2mm,E＝0.8mm,F＝1.05mmで
あり、電極20の間隔が、Ｇ＝1.0mmであり、電極20の端
部と半導体素子10の端縁との間の幅が、Ｈ＝0.2mmであ
る場合の、この実施例のチップ型半導体部品４の抵抗値
と耐電圧値を、端縁部にも電極を形成した場合のチップ
型半導体部品のそれと比較した結果を以下の表に示す。
上記表に示すように、この実施例のチップ型半導体部
品４は比較例よりも抵抗値のばらつきが小さく耐電圧に
も優れていることがわかる。
品４は比較例よりも抵抗値のばらつきが小さく耐電圧に
も優れていることがわかる。
なお、上記実施例においては半導体素子が正特性を示
すサーミスタ用半導体素子（いわゆるPTC素体）である
場合について説明したが、この発明は半導体素子が負特
性を有するサーミスタ用半導体素子などのいわゆるNTC
素体である場合や、バリスタである場合などにも同様に
適用することができる。なお、この場合、電極はCr,Ti,
Ni,Cu,W,V,Al,Ag,Sn,Pb,Ptの少なくとも１種を主成分と
し、かつ、少なくとも１層以上の層からなるものである
ことが好ましい。
すサーミスタ用半導体素子（いわゆるPTC素体）である
場合について説明したが、この発明は半導体素子が負特
性を有するサーミスタ用半導体素子などのいわゆるNTC
素体である場合や、バリスタである場合などにも同様に
適用することができる。なお、この場合、電極はCr,Ti,
Ni,Cu,W,V,Al,Ag,Sn,Pb,Ptの少なくとも１種を主成分と
し、かつ、少なくとも１層以上の層からなるものである
ことが好ましい。
［発明の効果］ この発明のチップ型半導体部品は、半導体素子の両端
側に配設される一対の電極のそれぞれを、半導体素子の
一方主面の端部近傍から延びて、両側面及び端面の三つ
の面のうちの少なくとも一つの面に回り込むように形成
し、半導体素子の多方面には電極を形成しないように構
成しているので、一方主面に形成された電極が基板のラ
ンドに確実に接続固定されるとともに、両側面及び端面
のうちの少なくとも一つの面に形成された電極に溶融は
んだがはい上がっていることを視認することによりはん
だ付けが行われているかどうかを確実に認識することが
できるため、はんだづけの信頼性が向上する。
側に配設される一対の電極のそれぞれを、半導体素子の
一方主面の端部近傍から延びて、両側面及び端面の三つ
の面のうちの少なくとも一つの面に回り込むように形成
し、半導体素子の多方面には電極を形成しないように構
成しているので、一方主面に形成された電極が基板のラ
ンドに確実に接続固定されるとともに、両側面及び端面
のうちの少なくとも一つの面に形成された電極に溶融は
んだがはい上がっていることを視認することによりはん
だ付けが行われているかどうかを確実に認識することが
できるため、はんだづけの信頼性が向上する。
さらに、半導体素子の一方主面の電極を基板のランド
と対向させてはんだ付けすることにより実装した場合、
半導体素子の基板に対向しない上面側には電極が形成さ
れていないので、はんだが半導体素子の上面側に付着せ
ず、はんだ付け部に溜まるはんだの量を少なくすること
が可能になり、はんだが各チップ型半導体部品の間など
に流れ込んだり溜まったりして生じる回路の短絡を効果
的に防止して高密度な実装を行うことが可能になる。
と対向させてはんだ付けすることにより実装した場合、
半導体素子の基板に対向しない上面側には電極が形成さ
れていないので、はんだが半導体素子の上面側に付着せ
ず、はんだ付け部に溜まるはんだの量を少なくすること
が可能になり、はんだが各チップ型半導体部品の間など
に流れ込んだり溜まったりして生じる回路の短絡を効果
的に防止して高密度な実装を行うことが可能になる。
第１図はこの発明の一実施例にかかるチップ型半導体部
品を示す斜視図、第２図はその裏面側の構造を示す斜視
図、第３図は基板に実装した状態を示す断面図、第４図
はこの発明の他の実施例にかかるチップ型半導体部品を
示す斜視図、第５図はその裏面側の構造を示す斜視図、
第６図はこの発明のさらに他の実施例にかかるチップ型
半導体部品を示す斜視図、第７図はその裏面側の構造を
示す斜視図、第８図はこの発明のさらに他の実施例にか
かるチップ型半導体部品を示す斜視図、第９図はその裏
面側の構造を示す斜視図、第10図は従来のチップ型半導
体部品を示す斜視図、第11図は従来のチップ型半導体部
品を基板に実装した状態を示す断面図である。 1,2,3,4,……チップ型半導体部品 10……半導体素子 10a……半導体素子の主面 10b……半導体素子の側面 10c……半導体素子の端面 20……電極 20a……主面側電極 20b……側面側電極 20c……端面側電極
品を示す斜視図、第２図はその裏面側の構造を示す斜視
図、第３図は基板に実装した状態を示す断面図、第４図
はこの発明の他の実施例にかかるチップ型半導体部品を
示す斜視図、第５図はその裏面側の構造を示す斜視図、
第６図はこの発明のさらに他の実施例にかかるチップ型
半導体部品を示す斜視図、第７図はその裏面側の構造を
示す斜視図、第８図はこの発明のさらに他の実施例にか
かるチップ型半導体部品を示す斜視図、第９図はその裏
面側の構造を示す斜視図、第10図は従来のチップ型半導
体部品を示す斜視図、第11図は従来のチップ型半導体部
品を基板に実装した状態を示す断面図である。 1,2,3,4,……チップ型半導体部品 10……半導体素子 10a……半導体素子の主面 10b……半導体素子の側面 10c……半導体素子の端面 20……電極 20a……主面側電極 20b……側面側電極 20c……端面側電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 宏光 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 北川 忍 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 山本 朝之 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 小島 淳 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 佐野 誠 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (72)発明者 河原 隆彦 京都府長岡京市天神２丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平１−270302（ＪＰ，Ａ) 実開 昭61−138202（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01C 7/02 - 7/22
Claims (1)
- 【請求項１】半導体素子と該半導体素子の両端側に形成
された一対の電極を備えてなるチップ型半導体部品にお
いて、 前記一対の電極のそれぞれが、半導体素子の一方主面の
端部近傍から延びて、両側面及び端面の三つの面のうち
の少なくとも一つの面に回り込むように形成されている
こと を特徴とするチップ型半導体部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304855A JP2940144B2 (ja) | 1990-11-10 | 1990-11-10 | チップ型半導体部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2304855A JP2940144B2 (ja) | 1990-11-10 | 1990-11-10 | チップ型半導体部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177703A JPH04177703A (ja) | 1992-06-24 |
| JP2940144B2 true JP2940144B2 (ja) | 1999-08-25 |
Family
ID=17938094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2304855A Expired - Fee Related JP2940144B2 (ja) | 1990-11-10 | 1990-11-10 | チップ型半導体部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940144B2 (ja) |
-
1990
- 1990-11-10 JP JP2304855A patent/JP2940144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177703A (ja) | 1992-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |