JP3823512B2 - サーミスタ素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば温度検出素子や温度補償素子として用いられるサーミスタ素子に関し、より詳細には、サーミスタ素体内に内部電極を有し、該内部電極構造が改良されたサーミスタ素子に関する。
【０００２】
【従来の技術】
従来、半導体セラミックスを用いたチップ型サーミスタ素子が、温度検出や温度補償などの様々な用途に用いられている。例えば、特開平４−１３０７０２号公報には、図７に示すチップ型サーミスタ５１が開示されている。ここでは、サーミスタ素体５２の端面５２ａ，５２ｂに、それぞれ、外部電極５３，５４が形成されている。また、サーミスタ素体５２内においては、同一平面上において、先端間が所定距離を隔てて対向するように配置された第１，第２の内部電極５５，５６が形成されている。内部電極５５は端面５２ａに引き出されており、外部電極５３に接合されている。また、内部電極５６は、端面５２ｂに引き出されており、外部電極５４に接合されている。
【０００３】
他方、特開平５−２４３００７号公報には、図８に示すチップ型サーミスタ素子６１が開示されている。チップ型サーミスタ素子６１では、サーミスタ素体６２の端面６２ａ，６２ｂ上に、それぞれ、外部電極６３，６４が形成されている。また、サーミスタ素体６２内においては、同一平面上において、内部電極６５，６６が先端間が所定距離を隔てて配置されるように設けられている。内部電極６５は端面６２ａに引き出されており、外部電極６３に接合されている。内部電極６６は、端面６２ｂに引き出されており、外部電極６４に接合されている。さらに、非接続型内部電極６７がサーミスタ素体層を介して内部電極６５，６６に厚み方向に重なり合うように配置されている。
【０００４】
チップ型サーミスタ素子５１，６１を製造するにあたり、外部電極５３，５４，６３，６４は、通常、焼付銀と湿式メッキにより形成されている。ところが、内部電極５５，５６，６５，６６が、端面５２ａ，５２ｂ，６２ａ，６２ｂに引き出されているため、外部電極形成に際し、電解液が端面５２ａ，５２ｂ，６２ａ，６２ｂから内部電極面に沿ってサーミスタ素体５２，６２内に侵入し、信頼性を低下させることがあった。
【０００５】
また、チップ型サーミスタ素子５１，６１を半田付け等によりプリント回路基板などに実装する際においても、フラックスが端面５２ａ，５２ｂ，６２ａ，６２ｂから内部電極面に沿ってサーミスタ素体５２，６２内に侵入し、信頼性を低下させるおそれがあった。
【０００６】
加えて、内部電極５５，５６，６５，６６が端面５２ａ，５２ｂ，６２ａ，６２ｂに露出しているため、内部電極の厚みや幅によっては、焼成に際し、デラミネーションと称されている層間剥がれが内部電極面とサーミスタ素体５２，６２を構成しているセラミック層との間に生じることがあった。また、内部電極を構成している貴金属が、マイグレーションを引き起こしたり、焼成過程において拡散し、サーミスタ素体５２，６２の一部に特性の異なる層を発生させることもあった。
【０００７】
他方、上述した問題を解決する構造が、特開平４−２６１００１号公報に開示されている。この先行技術に記載のチップ型サーミスタ素子を、図９に断面図で示す。
【０００８】
チップ型サーミスタ素子７１では、半導体セラミックスよりなるサーミスタ素体７２の端面７２ａ，７２ｂに、それぞれ、外部電極７３，７４が形成されている。サーミスタ素体７２内には、非接続型の内部電極７５，７６がサーミスタ素体層７２ｃを介して厚み方向に重なり合うように配置されている。
【０００９】
すなわち、チップ型サーミスタ素子７１では、内部電極７５，７６が端面７２ａ，７２ｂに引き出されておらず、サーミスタ素体７２内に埋設されている。従って、上述した電解液やフラックスの侵入、デラミネーションの発生等の問題を解消することができる。
【００１０】
【発明が解決しようとする課題】
チップ型サーミスタ素子においては、上述した種々の問題を解消し得るだけでなく、抵抗値やＢ定数のばらつきの小さいことが強く求められている。
【００１１】
他方、チップ型サーミスタ素子７１は、周知のセラミック積層一体焼成技術を用いて構成されている。すなわち、製造に際しては、先ずマザーの半導体セラミックグリーンシートを複数枚用意し、内部電極７５がマトリックス状に複数形成されたマザーのセラミックグリーンシートと、内部電極７６がマトリックス状に複数形成されたマザーのセラミックグリーンシートと、適宜の枚数の無地のマザーのセラミックグリーンシートとを積層し、厚み方向に加圧することによりマザーの積層体を得る。このマザーの積層体を厚み方向に切断し、個々のチップ型サーミスタ素子単位の積層体チップを得、しかる後焼成し、サーミスタ素体７２を得ている。
【００１２】
他方、チップ型サーミスタ素子７１において外部電極７３，７４間で取り出される抵抗値は、外部電極７３と内部電極７５，７６との間、並びに内部電極７５，７６と外部電極７４との間の各抵抗値で決定される。
【００１３】
ところが、チップ型サーミスタ素子７１を得るにあたり、マザーの積層体から個々の積層体チップを切断する際の寸法ばらつきにより、外部電極７３と、内部電極７５，７６間の距離、並びに内部電極７５，７６と外部電極７４との間の距離がばらつき、チップ型サーミスタ素子７１の抵抗値やＢ定数のばらつきが大きくなり、歩留りが低下するという問題があった。
【００１４】
本発明の目的は、電解液などの侵入やデラミネーションの発生等に起因する信頼性の低下が生じ難いだけでなく、抵抗値やＢ定数のばらつきが非常に小さいサーミスタ素子を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明に係るサーミスタ素子は、対向し合う第１，第２の端面を有するサーミスタ素体と、前記サーミスタ素体の第１，第２の端面にそれぞれ形成された第１，第２の外部電極と、前記サーミスタ素体内に埋設されており、かつ第１，第２の外部電極と接合されていない第１，第２の内部電極とを備え、前記第１，第２の内部電極がサーミスタ素体内において厚み方向に重なり合わないように配置されており、第１の内部電極が第１の外部電極に近い側に、第２の内部電極が第２の外部電極に近い側に配置されており、第１の外部電極及び第１の内部電極間、第１，第２の内部電極間並びに第２の内部電極及び第２の外部電極間において、それぞれ抵抗値取出し部が構成されていることを特徴とする。
【００１７】
請求項２に記載の発明では、前記第１，第２の内部電極がサーミスタ素体内の同一平面上に配置されている。
請求項３に記載の発明では、前記第１，第２の内部電極がサーミスタ素体内の異なる高さ位置に形成されている。
【００１８】
請求項４に記載の発明では、前記第１，第２の内部電極と厚み方向に重なり合わないように、かつ第１，第２の内部電極間に配置された少なくとも１つの第３の内部電極がさらに備えられる。
請求項５に記載の発明では、前記第１，第２の内部電極からなる抵抗値取出し部が、前記サーミスタ素体内において厚み方向に複数形成されている。
【００１９】
【発明の実施の形態】
以下、本発明の非限定的な実施例を説明することにより、本発明を明らかにする。
【００２０】
図１は、本発明の第１の実施例に係るチップ型サーミスタを説明するための正面断面図であり、図２はその平面断面図である。
チップ型サーミスタ素子１は、矩形板状のサーミスタ素体２を用いて構成されている。サーミスタ素体２は、正特性または負特性サーミスタとしての特性を発揮し得る適宜の半導体セラミックスにより構成することができる。サーミスタ素体２は、対向し合う第１，第２の端面２ａ，２ｂを有する。
【００２１】
端面２ａを覆うように第１の外部電極３が、端面２ｂを覆うように第２の外部電極４が形成されている。第１，第２の外部電極３，４は、端面２ａまたは２ｂを覆うだけでなく、サーミスタ素体２の端面２ａ，２ｂを結ぶ４つの面上にも至るように形成されている。すなわち、上面２ｃ、下面２ｄ及び側面２ｅ，２ｆにも至るように形成されている。従って、プリント回路基板などに容易に表面実装することができる。
【００２２】
外部電極３，４は、Ａｇなどの適宜の導電性材料により形成することができる。また、外部電極３，４の形成は、導電ペーストの塗布・焼付、メッキ、蒸着、スパッタリングなどの適宜の方法により行うことができ、かつ各種方法で形成された導電膜を複数層積層することにより外部電極３，４を形成してもよい。
【００２３】
サーミスタ素体２内には、第１，第２の内部電極５，６が配置されている。第１，第２の内部電極５，６は、サーミスタ素体２内において同一平面上、すなわち同一高さ位置に配置されている。また、内部電極５，６はサーミスタ素体２内に埋設されており、サーミスタ素体２の外表面には露出していない。従って、内部電極５，６は、外部電極３，４に接合されていない。
【００２４】
また、第１の内部電極５が、第１の外部電極３に近い側に、第２の内部電極６が第２の外部電極４に近い側に配置されており、第１，第２の内部電極５，６の内側端５ａ，６ａが所定距離のギャップを隔てて配置されている。
【００２５】
なお、内部電極５，６を構成する材料については、Ａｇの他、Ａｇ−Ｐｄ合金、Ｐｔ、Ｎｉ、Ｃｕなど適宜の金属あるいは合金を用いることができる。
本実施例のチップ型サーミスタ素子１では、外部電極３，４間で取り出される抵抗値は、第１の外部電極３及び第１の内部電極５間、第１，第２の内部電極５，６間並びに第２の内部電極６及び第２の外部電極４間の各抵抗値取出し部により決定される。
【００２６】
本実施例によれば、内部電極５，６は、外部電極３，４に接続されておらず、サーミスタ素体２の外表面に露出していないため、外部電極形成工程において電解液がサーミスタ素体２内に侵入したり、実装時にフラックスがサーミスタ素体２内に侵入することがない。加えて、後述の製造方法で示すように、セラミック積層一体焼成技術を用いてサーミスタ素体２を得る場合、セラミック層のデラミネーションが生じ難く、内部電極構成材料である貴金属のマイグレーション等も生じ難い。
【００２７】
従って、信頼性を高めることができると共に、安定な特性を得ることができる。
加えて、従来のチップ型サーミスタ素子５１，６１では、外部電極と内部電極とを確実に接合するためには、外部電極形成に先立ちサーミスタ素体５２，６２をバレル研磨し、内部電極を確実に端面に露出させる必要があったのに対し、本実施例のサーミスタ素子では、内部電極５，６を外部電極３，４と接合する必要がないため、このような煩雑なバレル研磨を省略することができる。
【００２８】
さらに、外部電極３，４間の抵抗値は、上述した３つの抵抗値取出し部の抵抗値により決定される。従って、マザーの積層体から個々のサーミスタ素体２に応じた積層体チップを切断する際の寸法ばらつきが生じたとしても、内部電極５，６の先端５ａ，６ａ間のギャップの距離は変動しない。従って、図９に示したサーミスタ素子７１に比べ抵抗値やＢ定数のばらつきを低減することができる。
【００２９】
さらに、上記３つの抵抗値取出し部を有するため、図９に示したチップ型サーミスタ素子７１に比べ、耐電圧を高めることができる。すなわち、外部電極のサーミスタ素体の上面、下面及び両側面に至っている部分の長さが変化した場合、図９に示したチップ型サーミスタ素子７１では、抵抗値が大きく変化するのに対し、本実施例のチップ型サーミスタ素子１では、上記３個の抵抗値取出し部を有するため、抵抗値の変化が少なく、耐電圧が高められる。
【００３０】
また、上記のように外部電極３，４のサーミスタ素体２の上面２ｃ、下面２ｄ及び両側面２ｅ，２ｆに至っている部分の長さの変化の影響が少ないため、品質の劣化が生じ難く、抵抗値変化率のばらつきも低減することができる。
【００３１】
図３及び図４は、本発明の第２の実施例に係るサーミスタ素子の正面断面図及び平面断面図である。
第２の実施例に係るチップ型サーミスタ素子１１では、非接続型の内部電極１５，１６がサーミスタ素体２内において異なる高さ位置に形成されている。その他の点については、サーミスタ素子１と同様であるため、サーミスタ素子１についての説明を援用することにより省略する。
【００３２】
サーミスタ素子１１では、第１の内部電極１５と第２の内部電極１６がサーミスタ素体２内に埋設されているが、上述したとおり、異なる高さ位置に形成されている。すなわち、本発明においては、第１，第２の内部電極は、同一平面上に形成されていてもよく、異なる高さ位置に形成されていてもよい。
【００３３】
サーミスタ素子１１においては、異なる高さ位置に内部電極１５，１６が形成されていることを除いては、第１の実施例のサーミスタ素子１と同様に構成されているので、第１の実施例に係るサーミスタ素子１と同様の作用効果を発揮する。
【００３４】
加えて、第２の実施例では、内部電極１５，１６の先端１５ａ，１５ｂ間の距離については、両者の水平方向の距離だけでなく、厚み方向の距離をも調節することにより調節することができ、従ってより微妙に抵抗値を制御することができる。特に、後述の製造方法の説明のように、サーミスタ素体２を積層セラミック一体焼成技術を用いて得る場合、セラミックグリーンシートの積層数を調整することにより、内部電極１５，１６間の距離を容易に調整することができる。
【００３５】
また、図５及び図６は、それぞれ、本発明に係るサーミスタ素子の変形例を説明するための各正面断面図である。
図５に示すチップ型サーミスタ素子２１では、サーミスタ素体２内において、第１，第２の内部電極５，６に加えて、第１，第２の内部電極５，６間に第３の内部電極２７が形成されている。第３の内部電極２７は、第１，第２の内部電極５，６と同一平面上において、第１，第２の内部電極５，６の先端５ａ，６ａ間に形成されている。
【００３６】
このように、第１，第２の内部電極５，６間に、少なくとも１つの第３の内部電極２７を形成してもよい。
また、第３の内部電極２７を、第１，第２の内部電極５，６と異なる高さ位置において、第１，第２の内部電極５，６とは厚み方向に重なり合わないように配置してもよい。
【００３７】
さらに、図３に示したサーミスタ素子１１においても、第１，第２の内部電極１５，１６間において、これらに厚み方向に重なり合わないように少なくとも１つの第３の内部電極を配置してもよい。
【００３８】
図６に示すチップ型サーミスタ素子３１では、サーミスタ素体２内において、第１，第２の内部電極５，６からなる抵抗値取出し部が、厚み方向において複数形成されている。すなわち、チップ型サーミスタ素子３１は、チップ型サーミスタ素子１における内部電極５，６からなる抵抗値取出し部を複数形成したものに相当する。
【００３９】
このように、本発明においては、第１，第２の内部電極からなる抵抗値取出し部は、サーミスタ素体２内において、複数形成されてもよい。従って、図３に示したチップ型サーミスタ素子１１における内部電極１５，１６からなる抵抗値取出し部を、サーミスタ素体２内において複数設けてもよい。
【００４０】
（具体的な実験例）
次に、第１，第２の実施例に係るチップ型サーミスタ素子１，１１についての具体的な実験例を製造方法と共に説明することとする。
【００４１】
Ｍｎ、Ｎｉ、Ｃｏ、Ｃｕ、Ｆｅなどの酸化物からなる半導体セラミック材料に有機バインダーを加えてなるスラリーを用い、厚み５０μｍのセラミックグリーンシートを成形した。このセラミックグリーンシートを矩形形状に打抜き、該セラミックグリーンシート上に内部電極５，６に相当する形状となるように、Ａｇペーストをマトリックス状に複数形成し、電極を形成していない無地のセラミックグリーンシートを上下に適宜の枚数積層し、マザーのセラミック積層体を得た。このマザーの積層体を、厚み方向に、例えば２ｔ／ｃｍ2 程度の圧力で加圧し、しかる後、厚み方向に切断することにより、図１に示したサーミスタ素体２を得るための個々の積層体チップを得た。
【００４２】
上記積層体チップを１０００〜１３００℃程度の温度で数時間焼成し、サーミスタ素体２を得た。得られたサーミスタ素体２の寸法は長さ２．０ｍｍ×幅１．２ｍｍ×厚み１．９ｍｍであった。
【００４３】
上記のようにして得たサーミスタ素体２の端面２ａ，２ｂ上に、Ａｇペーストを塗布し、焼き付けた後、Ｎｉ及びＳｎを順次電解メッキすることにより外部電極３，４を形成した。この場合、電解メッキを行う前及びメッキ層を形成した後に、それぞれ、２５℃における抵抗値Ｒ25、該抵抗値のばらつきＲ3CV 、２５℃におけるＢ定数Ｂ25/50 及び該Ｂ定数のばらつきＢ3CV を測定した。結果を下記の表１に示す。
【００４４】
また、上記メッキ前及びメッキ後のサーミスタ素子につき、▲１▼高温放置試験、▲２▼湿中放置試験、▲３▼低温放置試験、▲４▼ヒートサイクル試験及び▲５▼湿中通電試験を以下の要領で行った。これらの評価結果についても、下記の表１に示す。
【００４５】
▲１▼高温放置試験…サーミスタ素子を１２５℃の温度で５０００時間放置し、放置後の抵抗値の放置前の抵抗値に対する変化率を測定した。
▲２▼湿中放置試験…６０℃及び相対湿度９５％の環境にサーミスタ素子を５０００時間放置し、放置後の抵抗値の放置前の抵抗値に対する変化率を測定した。
【００４６】
▲３▼低温放置試験…サーミスタ素子を−４０℃の温度で５０００時間放置し、放置後の抵抗値の放置前の抵抗値に対する変化率を測定した。
▲４▼ヒートサイクル試験…サーミスタ素子を、１２５℃の温度に加熱し、しかる後−４０℃の温度まで冷却し、再度１２５℃に加熱する工程を１サイクルとし、該工程を１００サイクル実施した後の抵抗値の試験前の抵抗値に対する変化率を測定した。
【００４７】
▲５▼湿中通電試験…サーミスタ素子に、６０℃及び相対湿度９５％の下において、１０ｍＡの電流を通電し、５０００時間経過した後の抵抗値の試験前の抵抗値に対する変化率を測定した。
【００４８】
また、図３に示した第２の実施例に係るチップ型サーミスタ素子１１についても、上記第１の実施例に係るチップ型サーミスタ素子１と同様にして、但し、第１，第２の内部電極１５，１６の形成されている高さ位置を０．３ｍｍ異ならせたことを除いては、同様にして作製し、サーミスタ素子１と同様にして評価した。結果を下記の表１に示す。
【００４９】
また、比較のために、図７に示したチップ型サーミスタ５１を、第１，第２の内部電極５５，５６を外部電極に接合するように構成したことを除いては、サーミスタ素子１と同様にして作製し、評価した。結果を下記の表１に示す。
【００５０】
【表１】
【００５１】
表１から明らかなように、従来例では、メッキ後に、抵抗値のばらつきＲ3CV 及びＢ定数のばらつきＢ3CV が大きくなっているのに対し、第１，第２の実施例に係るチップ型サーミスタ素子１，１１では、これらのばらつきが増加しないことがわかる。
【００５２】
また、従来例のチップ型サーミスタ素子５１では、高温放置試験、湿中放置試験、低温放置試験、ヒートサイクル試験及び湿中通電試験等において、メッキ前のサーミスタ素子に比べてメッキ後のサーミスタ素子の抵抗値の変化率が大きくなるきに対し、第１，第２の実施例に係るチップ型サーミスタ素子１，１１では、これらの試験を施した後でも抵抗値の変化率の増加が著しく少ないことがわかる。
【００５３】
【発明の効果】
請求項１に記載の発明に係るサーミスタ素子では、第１，第２の内部電極がサーミスタ素体内に埋設されており、第１，第２の外部電極と接合されていないので、外部電極の少なくとも一部をメッキにより形成した場合であっても、電解液がサーミスタ素体内に侵入し難く、また実装時に半田フラックスがサーミスタ素体内に侵入し難い。従って、電解液やフラックスの侵入に起因する信頼性の低下を抑制することができる。加えて、内部電極がサーミスタ素体２の外表面に露出していないため、内部電極の厚みや幅を大きくした場合であっても、サーミスタ素体におけるデラミネーションを効果的に抑制することができる。
【００５４】
加えて、第１，第２の内部電極を第１，第２の外部電極に接合する必要がないため、バレル研磨等の煩雑な内部電極露出のための作業を省略することができ、サーミスタ素子の生産性を高め得る。
【００５５】
従って、信頼性に優れ、抵抗値やＢ定数のばらつきが小さいサーミスタ素子を安価にかつ安定に提供することが可能となる。
また、第１の内部電極が第１の外部電極に近い側に、第２の内部電極が第２の外部電極に近い側に配置されており、第１の外部電極及び第１の内部電極間、第１，第２の内部電極間並びに第２の内部電極及び第２の外部電極間において、それぞれ抵抗値取出し部が構成されていることになるため、従来の非接続型内部電極を用いたチップ型サーミスタ素子に比べ、外部電極のサーミスタ素体の上面、下面及び側面への被り深さが変化した場合であっても、抵抗値の変化が少なく、従って耐電圧を高めることができると共に、抵抗値のばらつきを低減することができる。
【００５６】
請求項２に記載の発明では、第１，第２の内部電極がサーミスタ素体内において、同一平面上に配置されているので、積層セラミック一体焼成技術を用いてサーミスタ素体を形成する場合、一枚のセラミックグリーンシート上にのみ内部電極を形成すればよく、製造工程の簡略化を果たし得る。
【００５７】
請求項３に記載の発明では、第１，第２の内部電極がサーミスタ素体内の異なる高さ位置に形成されているので、第１，第２の内部電極の高さを調整することによっても抵抗値を制御することができ、様々な抵抗値を有するサーミスタ素子を容易に提供することができる。
【００５８】
請求項４に記載の発明では、第１，第２の内部電極間に少なくとも１つの第３の内部電極がさらに配置されているので、様々な抵抗値を有し、かつ外部電極のサーミスタ素体の上面、下面及び両側面への被り深さの変動に起因する抵抗値のばらつきをより効果的に抑制することができる。
【００５９】
請求項５に記載の発明では、第１，第２の内部電極からなる抵抗値取出し部が、サーミスタ素体内において厚み方向に複数形成されているので、より一層様々な抵抗値を有するサーミスタ素子を容易に提供することができる。
【図面の簡単な説明】
【図１】第１の実施例に係るサーミスタ素子を説明するための正面断面図。
【図２】第１の実施例に係るチップ型サーミスタ素子の平面断面図。
【図３】第２の実施例に係るサーミスタ素子を説明するための正面断面図。
【図４】第２の実施例に係るチップ型サーミスタ素子の平面断面図。
【図５】本発明のサーミスタ素子の変形例を説明するための正面断面図。
【図６】本発明に係るサーミスタ素子のさらに他の変形例を示す正面断面図。
【図７】従来のチップ型サーミスタ素子の一例を示す正面断面図。
【図８】従来のチップ型サーミスタ素子の他の例を説明するための正面断面図。
【図９】従来のチップ型サーミスタ素子のさらに他の例を示す正面断面図。
【符号の説明】
１…サーミスタ素子
２…サーミスタ素体
２ａ，２ｂ…第１，第２の端面
３，４…第１，第２の外部電極
５，６…第１，第２の内部電極
１１…サーミスタ素子
１５，１６…第１，第２の内部電極
２１…サーミスタ素子
２５，２６…第１，第２の内部電極
２７…第３の内部電極
３１…サーミスタ素子
【発明の属する技術分野】
本発明は、例えば温度検出素子や温度補償素子として用いられるサーミスタ素子に関し、より詳細には、サーミスタ素体内に内部電極を有し、該内部電極構造が改良されたサーミスタ素子に関する。
【０００２】
【従来の技術】
従来、半導体セラミックスを用いたチップ型サーミスタ素子が、温度検出や温度補償などの様々な用途に用いられている。例えば、特開平４−１３０７０２号公報には、図７に示すチップ型サーミスタ５１が開示されている。ここでは、サーミスタ素体５２の端面５２ａ，５２ｂに、それぞれ、外部電極５３，５４が形成されている。また、サーミスタ素体５２内においては、同一平面上において、先端間が所定距離を隔てて対向するように配置された第１，第２の内部電極５５，５６が形成されている。内部電極５５は端面５２ａに引き出されており、外部電極５３に接合されている。また、内部電極５６は、端面５２ｂに引き出されており、外部電極５４に接合されている。
【０００３】
他方、特開平５−２４３００７号公報には、図８に示すチップ型サーミスタ素子６１が開示されている。チップ型サーミスタ素子６１では、サーミスタ素体６２の端面６２ａ，６２ｂ上に、それぞれ、外部電極６３，６４が形成されている。また、サーミスタ素体６２内においては、同一平面上において、内部電極６５，６６が先端間が所定距離を隔てて配置されるように設けられている。内部電極６５は端面６２ａに引き出されており、外部電極６３に接合されている。内部電極６６は、端面６２ｂに引き出されており、外部電極６４に接合されている。さらに、非接続型内部電極６７がサーミスタ素体層を介して内部電極６５，６６に厚み方向に重なり合うように配置されている。
【０００４】
チップ型サーミスタ素子５１，６１を製造するにあたり、外部電極５３，５４，６３，６４は、通常、焼付銀と湿式メッキにより形成されている。ところが、内部電極５５，５６，６５，６６が、端面５２ａ，５２ｂ，６２ａ，６２ｂに引き出されているため、外部電極形成に際し、電解液が端面５２ａ，５２ｂ，６２ａ，６２ｂから内部電極面に沿ってサーミスタ素体５２，６２内に侵入し、信頼性を低下させることがあった。
【０００５】
また、チップ型サーミスタ素子５１，６１を半田付け等によりプリント回路基板などに実装する際においても、フラックスが端面５２ａ，５２ｂ，６２ａ，６２ｂから内部電極面に沿ってサーミスタ素体５２，６２内に侵入し、信頼性を低下させるおそれがあった。
【０００６】
加えて、内部電極５５，５６，６５，６６が端面５２ａ，５２ｂ，６２ａ，６２ｂに露出しているため、内部電極の厚みや幅によっては、焼成に際し、デラミネーションと称されている層間剥がれが内部電極面とサーミスタ素体５２，６２を構成しているセラミック層との間に生じることがあった。また、内部電極を構成している貴金属が、マイグレーションを引き起こしたり、焼成過程において拡散し、サーミスタ素体５２，６２の一部に特性の異なる層を発生させることもあった。
【０００７】
他方、上述した問題を解決する構造が、特開平４−２６１００１号公報に開示されている。この先行技術に記載のチップ型サーミスタ素子を、図９に断面図で示す。
【０００８】
チップ型サーミスタ素子７１では、半導体セラミックスよりなるサーミスタ素体７２の端面７２ａ，７２ｂに、それぞれ、外部電極７３，７４が形成されている。サーミスタ素体７２内には、非接続型の内部電極７５，７６がサーミスタ素体層７２ｃを介して厚み方向に重なり合うように配置されている。
【０００９】
すなわち、チップ型サーミスタ素子７１では、内部電極７５，７６が端面７２ａ，７２ｂに引き出されておらず、サーミスタ素体７２内に埋設されている。従って、上述した電解液やフラックスの侵入、デラミネーションの発生等の問題を解消することができる。
【００１０】
【発明が解決しようとする課題】
チップ型サーミスタ素子においては、上述した種々の問題を解消し得るだけでなく、抵抗値やＢ定数のばらつきの小さいことが強く求められている。
【００１１】
他方、チップ型サーミスタ素子７１は、周知のセラミック積層一体焼成技術を用いて構成されている。すなわち、製造に際しては、先ずマザーの半導体セラミックグリーンシートを複数枚用意し、内部電極７５がマトリックス状に複数形成されたマザーのセラミックグリーンシートと、内部電極７６がマトリックス状に複数形成されたマザーのセラミックグリーンシートと、適宜の枚数の無地のマザーのセラミックグリーンシートとを積層し、厚み方向に加圧することによりマザーの積層体を得る。このマザーの積層体を厚み方向に切断し、個々のチップ型サーミスタ素子単位の積層体チップを得、しかる後焼成し、サーミスタ素体７２を得ている。
【００１２】
他方、チップ型サーミスタ素子７１において外部電極７３，７４間で取り出される抵抗値は、外部電極７３と内部電極７５，７６との間、並びに内部電極７５，７６と外部電極７４との間の各抵抗値で決定される。
【００１３】
ところが、チップ型サーミスタ素子７１を得るにあたり、マザーの積層体から個々の積層体チップを切断する際の寸法ばらつきにより、外部電極７３と、内部電極７５，７６間の距離、並びに内部電極７５，７６と外部電極７４との間の距離がばらつき、チップ型サーミスタ素子７１の抵抗値やＢ定数のばらつきが大きくなり、歩留りが低下するという問題があった。
【００１４】
本発明の目的は、電解液などの侵入やデラミネーションの発生等に起因する信頼性の低下が生じ難いだけでなく、抵抗値やＢ定数のばらつきが非常に小さいサーミスタ素子を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明に係るサーミスタ素子は、対向し合う第１，第２の端面を有するサーミスタ素体と、前記サーミスタ素体の第１，第２の端面にそれぞれ形成された第１，第２の外部電極と、前記サーミスタ素体内に埋設されており、かつ第１，第２の外部電極と接合されていない第１，第２の内部電極とを備え、前記第１，第２の内部電極がサーミスタ素体内において厚み方向に重なり合わないように配置されており、第１の内部電極が第１の外部電極に近い側に、第２の内部電極が第２の外部電極に近い側に配置されており、第１の外部電極及び第１の内部電極間、第１，第２の内部電極間並びに第２の内部電極及び第２の外部電極間において、それぞれ抵抗値取出し部が構成されていることを特徴とする。
【００１７】
請求項２に記載の発明では、前記第１，第２の内部電極がサーミスタ素体内の同一平面上に配置されている。
請求項３に記載の発明では、前記第１，第２の内部電極がサーミスタ素体内の異なる高さ位置に形成されている。
【００１８】
請求項４に記載の発明では、前記第１，第２の内部電極と厚み方向に重なり合わないように、かつ第１，第２の内部電極間に配置された少なくとも１つの第３の内部電極がさらに備えられる。
請求項５に記載の発明では、前記第１，第２の内部電極からなる抵抗値取出し部が、前記サーミスタ素体内において厚み方向に複数形成されている。
【００１９】
【発明の実施の形態】
以下、本発明の非限定的な実施例を説明することにより、本発明を明らかにする。
【００２０】
図１は、本発明の第１の実施例に係るチップ型サーミスタを説明するための正面断面図であり、図２はその平面断面図である。
チップ型サーミスタ素子１は、矩形板状のサーミスタ素体２を用いて構成されている。サーミスタ素体２は、正特性または負特性サーミスタとしての特性を発揮し得る適宜の半導体セラミックスにより構成することができる。サーミスタ素体２は、対向し合う第１，第２の端面２ａ，２ｂを有する。
【００２１】
端面２ａを覆うように第１の外部電極３が、端面２ｂを覆うように第２の外部電極４が形成されている。第１，第２の外部電極３，４は、端面２ａまたは２ｂを覆うだけでなく、サーミスタ素体２の端面２ａ，２ｂを結ぶ４つの面上にも至るように形成されている。すなわち、上面２ｃ、下面２ｄ及び側面２ｅ，２ｆにも至るように形成されている。従って、プリント回路基板などに容易に表面実装することができる。
【００２２】
外部電極３，４は、Ａｇなどの適宜の導電性材料により形成することができる。また、外部電極３，４の形成は、導電ペーストの塗布・焼付、メッキ、蒸着、スパッタリングなどの適宜の方法により行うことができ、かつ各種方法で形成された導電膜を複数層積層することにより外部電極３，４を形成してもよい。
【００２３】
サーミスタ素体２内には、第１，第２の内部電極５，６が配置されている。第１，第２の内部電極５，６は、サーミスタ素体２内において同一平面上、すなわち同一高さ位置に配置されている。また、内部電極５，６はサーミスタ素体２内に埋設されており、サーミスタ素体２の外表面には露出していない。従って、内部電極５，６は、外部電極３，４に接合されていない。
【００２４】
また、第１の内部電極５が、第１の外部電極３に近い側に、第２の内部電極６が第２の外部電極４に近い側に配置されており、第１，第２の内部電極５，６の内側端５ａ，６ａが所定距離のギャップを隔てて配置されている。
【００２５】
なお、内部電極５，６を構成する材料については、Ａｇの他、Ａｇ−Ｐｄ合金、Ｐｔ、Ｎｉ、Ｃｕなど適宜の金属あるいは合金を用いることができる。
本実施例のチップ型サーミスタ素子１では、外部電極３，４間で取り出される抵抗値は、第１の外部電極３及び第１の内部電極５間、第１，第２の内部電極５，６間並びに第２の内部電極６及び第２の外部電極４間の各抵抗値取出し部により決定される。
【００２６】
本実施例によれば、内部電極５，６は、外部電極３，４に接続されておらず、サーミスタ素体２の外表面に露出していないため、外部電極形成工程において電解液がサーミスタ素体２内に侵入したり、実装時にフラックスがサーミスタ素体２内に侵入することがない。加えて、後述の製造方法で示すように、セラミック積層一体焼成技術を用いてサーミスタ素体２を得る場合、セラミック層のデラミネーションが生じ難く、内部電極構成材料である貴金属のマイグレーション等も生じ難い。
【００２７】
従って、信頼性を高めることができると共に、安定な特性を得ることができる。
加えて、従来のチップ型サーミスタ素子５１，６１では、外部電極と内部電極とを確実に接合するためには、外部電極形成に先立ちサーミスタ素体５２，６２をバレル研磨し、内部電極を確実に端面に露出させる必要があったのに対し、本実施例のサーミスタ素子では、内部電極５，６を外部電極３，４と接合する必要がないため、このような煩雑なバレル研磨を省略することができる。
【００２８】
さらに、外部電極３，４間の抵抗値は、上述した３つの抵抗値取出し部の抵抗値により決定される。従って、マザーの積層体から個々のサーミスタ素体２に応じた積層体チップを切断する際の寸法ばらつきが生じたとしても、内部電極５，６の先端５ａ，６ａ間のギャップの距離は変動しない。従って、図９に示したサーミスタ素子７１に比べ抵抗値やＢ定数のばらつきを低減することができる。
【００２９】
さらに、上記３つの抵抗値取出し部を有するため、図９に示したチップ型サーミスタ素子７１に比べ、耐電圧を高めることができる。すなわち、外部電極のサーミスタ素体の上面、下面及び両側面に至っている部分の長さが変化した場合、図９に示したチップ型サーミスタ素子７１では、抵抗値が大きく変化するのに対し、本実施例のチップ型サーミスタ素子１では、上記３個の抵抗値取出し部を有するため、抵抗値の変化が少なく、耐電圧が高められる。
【００３０】
また、上記のように外部電極３，４のサーミスタ素体２の上面２ｃ、下面２ｄ及び両側面２ｅ，２ｆに至っている部分の長さの変化の影響が少ないため、品質の劣化が生じ難く、抵抗値変化率のばらつきも低減することができる。
【００３１】
図３及び図４は、本発明の第２の実施例に係るサーミスタ素子の正面断面図及び平面断面図である。
第２の実施例に係るチップ型サーミスタ素子１１では、非接続型の内部電極１５，１６がサーミスタ素体２内において異なる高さ位置に形成されている。その他の点については、サーミスタ素子１と同様であるため、サーミスタ素子１についての説明を援用することにより省略する。
【００３２】
サーミスタ素子１１では、第１の内部電極１５と第２の内部電極１６がサーミスタ素体２内に埋設されているが、上述したとおり、異なる高さ位置に形成されている。すなわち、本発明においては、第１，第２の内部電極は、同一平面上に形成されていてもよく、異なる高さ位置に形成されていてもよい。
【００３３】
サーミスタ素子１１においては、異なる高さ位置に内部電極１５，１６が形成されていることを除いては、第１の実施例のサーミスタ素子１と同様に構成されているので、第１の実施例に係るサーミスタ素子１と同様の作用効果を発揮する。
【００３４】
加えて、第２の実施例では、内部電極１５，１６の先端１５ａ，１５ｂ間の距離については、両者の水平方向の距離だけでなく、厚み方向の距離をも調節することにより調節することができ、従ってより微妙に抵抗値を制御することができる。特に、後述の製造方法の説明のように、サーミスタ素体２を積層セラミック一体焼成技術を用いて得る場合、セラミックグリーンシートの積層数を調整することにより、内部電極１５，１６間の距離を容易に調整することができる。
【００３５】
また、図５及び図６は、それぞれ、本発明に係るサーミスタ素子の変形例を説明するための各正面断面図である。
図５に示すチップ型サーミスタ素子２１では、サーミスタ素体２内において、第１，第２の内部電極５，６に加えて、第１，第２の内部電極５，６間に第３の内部電極２７が形成されている。第３の内部電極２７は、第１，第２の内部電極５，６と同一平面上において、第１，第２の内部電極５，６の先端５ａ，６ａ間に形成されている。
【００３６】
このように、第１，第２の内部電極５，６間に、少なくとも１つの第３の内部電極２７を形成してもよい。
また、第３の内部電極２７を、第１，第２の内部電極５，６と異なる高さ位置において、第１，第２の内部電極５，６とは厚み方向に重なり合わないように配置してもよい。
【００３７】
さらに、図３に示したサーミスタ素子１１においても、第１，第２の内部電極１５，１６間において、これらに厚み方向に重なり合わないように少なくとも１つの第３の内部電極を配置してもよい。
【００３８】
図６に示すチップ型サーミスタ素子３１では、サーミスタ素体２内において、第１，第２の内部電極５，６からなる抵抗値取出し部が、厚み方向において複数形成されている。すなわち、チップ型サーミスタ素子３１は、チップ型サーミスタ素子１における内部電極５，６からなる抵抗値取出し部を複数形成したものに相当する。
【００３９】
このように、本発明においては、第１，第２の内部電極からなる抵抗値取出し部は、サーミスタ素体２内において、複数形成されてもよい。従って、図３に示したチップ型サーミスタ素子１１における内部電極１５，１６からなる抵抗値取出し部を、サーミスタ素体２内において複数設けてもよい。
【００４０】
（具体的な実験例）
次に、第１，第２の実施例に係るチップ型サーミスタ素子１，１１についての具体的な実験例を製造方法と共に説明することとする。
【００４１】
Ｍｎ、Ｎｉ、Ｃｏ、Ｃｕ、Ｆｅなどの酸化物からなる半導体セラミック材料に有機バインダーを加えてなるスラリーを用い、厚み５０μｍのセラミックグリーンシートを成形した。このセラミックグリーンシートを矩形形状に打抜き、該セラミックグリーンシート上に内部電極５，６に相当する形状となるように、Ａｇペーストをマトリックス状に複数形成し、電極を形成していない無地のセラミックグリーンシートを上下に適宜の枚数積層し、マザーのセラミック積層体を得た。このマザーの積層体を、厚み方向に、例えば２ｔ／ｃｍ2 程度の圧力で加圧し、しかる後、厚み方向に切断することにより、図１に示したサーミスタ素体２を得るための個々の積層体チップを得た。
【００４２】
上記積層体チップを１０００〜１３００℃程度の温度で数時間焼成し、サーミスタ素体２を得た。得られたサーミスタ素体２の寸法は長さ２．０ｍｍ×幅１．２ｍｍ×厚み１．９ｍｍであった。
【００４３】
上記のようにして得たサーミスタ素体２の端面２ａ，２ｂ上に、Ａｇペーストを塗布し、焼き付けた後、Ｎｉ及びＳｎを順次電解メッキすることにより外部電極３，４を形成した。この場合、電解メッキを行う前及びメッキ層を形成した後に、それぞれ、２５℃における抵抗値Ｒ25、該抵抗値のばらつきＲ3CV 、２５℃におけるＢ定数Ｂ25/50 及び該Ｂ定数のばらつきＢ3CV を測定した。結果を下記の表１に示す。
【００４４】
また、上記メッキ前及びメッキ後のサーミスタ素子につき、▲１▼高温放置試験、▲２▼湿中放置試験、▲３▼低温放置試験、▲４▼ヒートサイクル試験及び▲５▼湿中通電試験を以下の要領で行った。これらの評価結果についても、下記の表１に示す。
【００４５】
▲１▼高温放置試験…サーミスタ素子を１２５℃の温度で５０００時間放置し、放置後の抵抗値の放置前の抵抗値に対する変化率を測定した。
▲２▼湿中放置試験…６０℃及び相対湿度９５％の環境にサーミスタ素子を５０００時間放置し、放置後の抵抗値の放置前の抵抗値に対する変化率を測定した。
【００４６】
▲３▼低温放置試験…サーミスタ素子を−４０℃の温度で５０００時間放置し、放置後の抵抗値の放置前の抵抗値に対する変化率を測定した。
▲４▼ヒートサイクル試験…サーミスタ素子を、１２５℃の温度に加熱し、しかる後−４０℃の温度まで冷却し、再度１２５℃に加熱する工程を１サイクルとし、該工程を１００サイクル実施した後の抵抗値の試験前の抵抗値に対する変化率を測定した。
【００４７】
▲５▼湿中通電試験…サーミスタ素子に、６０℃及び相対湿度９５％の下において、１０ｍＡの電流を通電し、５０００時間経過した後の抵抗値の試験前の抵抗値に対する変化率を測定した。
【００４８】
また、図３に示した第２の実施例に係るチップ型サーミスタ素子１１についても、上記第１の実施例に係るチップ型サーミスタ素子１と同様にして、但し、第１，第２の内部電極１５，１６の形成されている高さ位置を０．３ｍｍ異ならせたことを除いては、同様にして作製し、サーミスタ素子１と同様にして評価した。結果を下記の表１に示す。
【００４９】
また、比較のために、図７に示したチップ型サーミスタ５１を、第１，第２の内部電極５５，５６を外部電極に接合するように構成したことを除いては、サーミスタ素子１と同様にして作製し、評価した。結果を下記の表１に示す。
【００５０】
【表１】
表１から明らかなように、従来例では、メッキ後に、抵抗値のばらつきＲ3CV 及びＢ定数のばらつきＢ3CV が大きくなっているのに対し、第１，第２の実施例に係るチップ型サーミスタ素子１，１１では、これらのばらつきが増加しないことがわかる。
【００５２】
また、従来例のチップ型サーミスタ素子５１では、高温放置試験、湿中放置試験、低温放置試験、ヒートサイクル試験及び湿中通電試験等において、メッキ前のサーミスタ素子に比べてメッキ後のサーミスタ素子の抵抗値の変化率が大きくなるきに対し、第１，第２の実施例に係るチップ型サーミスタ素子１，１１では、これらの試験を施した後でも抵抗値の変化率の増加が著しく少ないことがわかる。
【００５３】
【発明の効果】
請求項１に記載の発明に係るサーミスタ素子では、第１，第２の内部電極がサーミスタ素体内に埋設されており、第１，第２の外部電極と接合されていないので、外部電極の少なくとも一部をメッキにより形成した場合であっても、電解液がサーミスタ素体内に侵入し難く、また実装時に半田フラックスがサーミスタ素体内に侵入し難い。従って、電解液やフラックスの侵入に起因する信頼性の低下を抑制することができる。加えて、内部電極がサーミスタ素体２の外表面に露出していないため、内部電極の厚みや幅を大きくした場合であっても、サーミスタ素体におけるデラミネーションを効果的に抑制することができる。
【００５４】
加えて、第１，第２の内部電極を第１，第２の外部電極に接合する必要がないため、バレル研磨等の煩雑な内部電極露出のための作業を省略することができ、サーミスタ素子の生産性を高め得る。
【００５５】
従って、信頼性に優れ、抵抗値やＢ定数のばらつきが小さいサーミスタ素子を安価にかつ安定に提供することが可能となる。
また、第１の内部電極が第１の外部電極に近い側に、第２の内部電極が第２の外部電極に近い側に配置されており、第１の外部電極及び第１の内部電極間、第１，第２の内部電極間並びに第２の内部電極及び第２の外部電極間において、それぞれ抵抗値取出し部が構成されていることになるため、従来の非接続型内部電極を用いたチップ型サーミスタ素子に比べ、外部電極のサーミスタ素体の上面、下面及び側面への被り深さが変化した場合であっても、抵抗値の変化が少なく、従って耐電圧を高めることができると共に、抵抗値のばらつきを低減することができる。
【００５６】
請求項２に記載の発明では、第１，第２の内部電極がサーミスタ素体内において、同一平面上に配置されているので、積層セラミック一体焼成技術を用いてサーミスタ素体を形成する場合、一枚のセラミックグリーンシート上にのみ内部電極を形成すればよく、製造工程の簡略化を果たし得る。
【００５７】
請求項３に記載の発明では、第１，第２の内部電極がサーミスタ素体内の異なる高さ位置に形成されているので、第１，第２の内部電極の高さを調整することによっても抵抗値を制御することができ、様々な抵抗値を有するサーミスタ素子を容易に提供することができる。
【００５８】
請求項４に記載の発明では、第１，第２の内部電極間に少なくとも１つの第３の内部電極がさらに配置されているので、様々な抵抗値を有し、かつ外部電極のサーミスタ素体の上面、下面及び両側面への被り深さの変動に起因する抵抗値のばらつきをより効果的に抑制することができる。
【００５９】
請求項５に記載の発明では、第１，第２の内部電極からなる抵抗値取出し部が、サーミスタ素体内において厚み方向に複数形成されているので、より一層様々な抵抗値を有するサーミスタ素子を容易に提供することができる。
【図面の簡単な説明】
【図１】第１の実施例に係るサーミスタ素子を説明するための正面断面図。
【図２】第１の実施例に係るチップ型サーミスタ素子の平面断面図。
【図３】第２の実施例に係るサーミスタ素子を説明するための正面断面図。
【図４】第２の実施例に係るチップ型サーミスタ素子の平面断面図。
【図５】本発明のサーミスタ素子の変形例を説明するための正面断面図。
【図６】本発明に係るサーミスタ素子のさらに他の変形例を示す正面断面図。
【図７】従来のチップ型サーミスタ素子の一例を示す正面断面図。
【図８】従来のチップ型サーミスタ素子の他の例を説明するための正面断面図。
【図９】従来のチップ型サーミスタ素子のさらに他の例を示す正面断面図。
【符号の説明】
１…サーミスタ素子
２…サーミスタ素体
２ａ，２ｂ…第１，第２の端面
３，４…第１，第２の外部電極
５，６…第１，第２の内部電極
１１…サーミスタ素子
１５，１６…第１，第２の内部電極
２１…サーミスタ素子
２５，２６…第１，第２の内部電極
２７…第３の内部電極
３１…サーミスタ素子
Claims (5)
- 対向し合う第１，第２の端面を有するサーミスタ素体と、
前記サーミスタ素体の第１，第２の端面にそれぞれ形成された第１，第２の外部電極と、
前記サーミスタ素体内に埋設されており、かつ第１，第２の外部電極と接合されていない第１，第２の内部電極とを備え、
前記第１，第２の内部電極がサーミスタ素体内において厚み方向に重なり合わないように配置されており、第１の内部電極が第１の外部電極に近い側に、第２の内部電極が第２の外部電極に近い側に配置されており、第１の外部電極及び第１の内部電極間、第１，第２の内部電極間並びに第２の内部電極及び第２の外部電極間において、それぞれ抵抗値取出し部が構成されていることを特徴とする、サーミスタ素子。 - 前記第１，第２の内部電極がサーミスタ素体内の同一平面上に配置されている、請求項１に記載のサーミスタ素子。
- 前記第１，第２の内部電極がサーミスタ素体内の異なる高さ位置に形成されている、請求項１に記載のサーミスタ素子。
- 前記第１，第２の内部電極と厚み方向に重なり合わないように、かつ第１，第２の内部電極間に配置された少なくとも１つの第３の内部電極をさらに備えることを特徴とする、請求項１〜３のいずれかに記載のサーミスタ素子。
- 前記第１，第２の内部電極からなる抵抗値取出し部が、前記サーミスタ素体内において厚み方向に複数形成されていることを特徴とする、請求項１〜４のいずれかに記載のサーミスタ素子。
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