JP2936687B2 - 通信制御装置におけるトレース方式 - Google Patents
通信制御装置におけるトレース方式Info
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- JP2936687B2 JP2936687B2 JP2265159A JP26515990A JP2936687B2 JP 2936687 B2 JP2936687 B2 JP 2936687B2 JP 2265159 A JP2265159 A JP 2265159A JP 26515990 A JP26515990 A JP 26515990A JP 2936687 B2 JP2936687 B2 JP 2936687B2
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Description
本発明は、通信制御装置に関し、特に、複数のトレー
スポイント前後の集中トレース方式に関する。
スポイント前後の集中トレース方式に関する。
通信、通信制御装置は、上位ソフトウェアからトレー
ス情報採取の指示があると、以後、トレースイベントが
発生する毎に、あらかじめローカルメモリ（以下、LMと
略する）内に割当てられた容量のトレース情報格納領域
にその先頭から順次トレース情報を格納していた。
ス情報採取の指示があると、以後、トレースイベントが
発生する毎に、あらかじめローカルメモリ（以下、LMと
略する）内に割当てられた容量のトレース情報格納領域
にその先頭から順次トレース情報を格納していた。
上述した従来の通信制御装置では、通信制御装置内の
ある内部要因をトリガーにしてその前後に生じたイベン
トのトレース情報のみを採取しにくても、従来の通信制
御装置にはこの種の情報採取のための手段がなかった。 また、上位ソフトウェアにおいて通信制御装置の動作
を監視し、上位ソフトウェアにより通信制御装置のトレ
ース情報の採取を停止させても、通信制御装置の内部要
因発生と実際にトレース情報の採取の停止が実行される
までのズレが無視できない。従って、通信制御装置の内
部要因発生によるトレース情報の採取が困難であるとい
う欠点がある。 従って、本発明の目的は、あるポイントに到達する前
後に生じたトレースイベントのトレース情報を採取する
ことができる通信制御装置におけるトレース方式を提供
することにある。
ある内部要因をトリガーにしてその前後に生じたイベン
トのトレース情報のみを採取しにくても、従来の通信制
御装置にはこの種の情報採取のための手段がなかった。 また、上位ソフトウェアにおいて通信制御装置の動作
を監視し、上位ソフトウェアにより通信制御装置のトレ
ース情報の採取を停止させても、通信制御装置の内部要
因発生と実際にトレース情報の採取の停止が実行される
までのズレが無視できない。従って、通信制御装置の内
部要因発生によるトレース情報の採取が困難であるとい
う欠点がある。 従って、本発明の目的は、あるポイントに到達する前
後に生じたトレースイベントのトレース情報を採取する
ことができる通信制御装置におけるトレース方式を提供
することにある。
本発明による通信制御装置におけるトレース方式は、
上位ソフトウェアからトレース情報採取の指示がある
と、以後、トレースイベントが発生する度にトレース情
報をローカルメモリ内に格納する機能を有する通信制御
装置において、前記ローカルメモリは、第１及び第２の
トレース情報格納領域を有し、前記第１のトレース情報
格納領域に常にトレース情報を格納する手段と、前記第
２のトレース情報格納領域に対しては、前記上位ソフト
ウェアが設定した複数のトレースポイントとそれぞれの
トレースイベント数から前記第２のトレース情報格納領
域を分割し、管理するトレース情報格納領域管理手段
と、前記複数のトレースポイントを検出する複数のトレ
ースポイント検出手段と、前記トレースポイント検出を
契機に、前記上位ソフトウェアが設定したトレースイベ
ント数を計数するカウンタ手段と、該カウンタ手段がオ
ーバーフローすると前記上位ソフトウェアが設定した前
記トレースポイント前後のトレース情報転送数のトレー
ス情報を前記第１のトレース情報格納領域から前記第２
のトレース情報格納領域に転送する転送手段と、を有す
ることを特徴とする。
上位ソフトウェアからトレース情報採取の指示がある
と、以後、トレースイベントが発生する度にトレース情
報をローカルメモリ内に格納する機能を有する通信制御
装置において、前記ローカルメモリは、第１及び第２の
トレース情報格納領域を有し、前記第１のトレース情報
格納領域に常にトレース情報を格納する手段と、前記第
２のトレース情報格納領域に対しては、前記上位ソフト
ウェアが設定した複数のトレースポイントとそれぞれの
トレースイベント数から前記第２のトレース情報格納領
域を分割し、管理するトレース情報格納領域管理手段
と、前記複数のトレースポイントを検出する複数のトレ
ースポイント検出手段と、前記トレースポイント検出を
契機に、前記上位ソフトウェアが設定したトレースイベ
ント数を計数するカウンタ手段と、該カウンタ手段がオ
ーバーフローすると前記上位ソフトウェアが設定した前
記トレースポイント前後のトレース情報転送数のトレー
ス情報を前記第１のトレース情報格納領域から前記第２
のトレース情報格納領域に転送する転送手段と、を有す
ることを特徴とする。
【実施例】 次に、本発明の実施例について図面を参照して説明す
る。 以下の説明では、本発明に関わる通信制御装置のファ
ームウェアの走行アドレスをトレースポイントとした場
合の実施例について説明する。 第１図を参照すると、本発明によるトレース方式が適
用される通信制御装置は、第１乃至第Ｎのトレースポイ
ント検出部10−1,10−2,…,10−Ｎを有する。第１乃至
第Ｎのトレースポイント検出部10−１〜10−Ｎの各々
は、通信制御装置（CCU）制御用中央処理装置（CPU）20
にアドレスバス200及びデータバス201を介して接続され
ている。 第１乃至第Ｎのトレースポイント検出部10−１〜10−
Ｎの各々は、同一の構成を有しているので、ここでは、
第１のトレースポイント検出部10−１の構成についての
み説明する。 第１のトレースポイント検出部10−１は、アドレスバ
ス200に接続されたデコーダ13と、デコーダ13から出力
されるイネーブル（ENB）信号に応答してデーダバス201
上のデータをターゲットアドレスとしてラッチするラッ
チ回路11と、ラッチ回路11にラッチされたターゲットア
ドレスとアドレスバス200上のアドレスとを比較する比
較回路12とを有する。ラッチ回路11にラッチされたター
ゲットアドレスとアドレスバス200上のアドレスとが一
致したとき、比較回路12は、トレースポイント検出信号
を出力する。 読出し専用メモリ（ROM）30は、CCU制御用ファームウ
ェア（FW）格納エリアとして使用され、アドレスバス20
0及びデータバス201に接続され、アドレスバス200のア
ドレスをデコードするデコーダによってイネーブルされ
る。 LM40は、トレースデータ・テーブル格納エリアとして使
用され、ROM30と同様に、アドレスバス200及びデータバ
ス201に接続され、アドレスバス200のアドレスをテコー
ドするデコーダによってイネーブルされる。 割り込みコントローラ（INT−Ｃ）50は、第１乃至第
Ｎのトレースポイント検出部10−１〜10−Ｎからのトレ
ースポイント検出信号１〜Ｎを受け、割り込み（INT）
信号501をCPU20へ送出する。 第２図は第１図に示された通信制御装置のROM30に格
納されたファームウェアのフローチャートである。第２
図（ａ）はトレース初期設定時の処理フローを示し、第
２図（ｂ）はトレースイベント発生時の処理フローを示
している。 第３図はトレース初期設定時に使用される各信号のフ
ォーマットを示す。第３図（ａ）はコマンドのフォーマ
ットを、第３図（ｂ）はコントロールワードのフォーマ
ットを、第３図（ｃ）はステータスワードのフォーマッ
トを、第３図（ｄ）はカウンタテーブルのフォーマット
を、第３図（ｅ）は転送ポインタテーブルのフォーマッ
トを、それぞれ示している。 第４図は第１図に示された通信制御装置のLM40上の２
つのトレース情報格納領域の一例を示す。第４図（ａ）
はLM40上のメモリマップを示す。第４図（ｂ）は第４図
（ａ）の第１のトレース情報格納領域を、第４図（ｃ）
は第４図（ａ）の第２のトレース情報格納領域をそれぞ
れ示す。 本発明に関わる通信制御装置は、上位ソフトウェアか
らトレースポイント前後の繰返しトレース情報採取の指
示があると、以下に述べるような動作を行う。 先ず、第２図（ａ）を参照して、トレース初期設定時
の動作について説明する。 CPU20は、第３図（ｂ）に示されるトレールコントロ
ールワード及び第３図（ｃ）に示されるトレースステー
タワードをクリアする（ステップS1）。 CPU20は、トレース初期設定コマンドに従い、トレー
スポイント（ファームウェアのターゲットアドレス）１
〜Ｎを、第１乃至第Ｎのトレースポイント検出部10−１
〜10−Ｎのラッチ回路11にラッチし、比較回路12の出力
回路をイネーブル状態にする（ステップS2）。 CPU20は、第３図（ｄ）に示されるトレースカウンタ
テーブルに、各ポイントから採取すべきトレース数とト
レース転送イベント数とをセーブする（ステップS3）。 CPU20は、各トレース転送イベント数より、第２のト
レース情報格納領域へ転送する際の各トレースポイント
毎の転送ポイントを算出し、第３図（ｅ）に示される転
送ポインタテーブルにセーブする（ステップS4）。 CPU20は、トレースコントロールワードにトレースポ
イント数:mをセットする（ステップS5）。 CPU20は、トレースステータスワードの繰返しトレー
ス指示ビット（ENABLE）をオンにする（ステップS6）。 次に、第１図を参照して、ハードウェア処理について
説明する。 比較回路12がイネーブル状態にある各トレースポイン
ト検出部10は、各々のラッチ回路11の出力（ターゲット
アドレス）110とアドレスバス200上のアドレスとを比較
し、一致すればトレースポイント検出信号120をINT−C5
0へ出力する。 INT−C50は、Ｎ本のトレースポイント検出信号１〜Ｎ
をラッチすると共にレベル検出により、CPU20に対して
割込み501を発生する。 この割込みを検出したCPU20は、INT−C50のラッチ出
力データを入力し、どのトレースポイント検出部10が割
込みを発生したかをトレースワードにセットする。 次に、CPU20は、割込みを発生したトレースポイント
検出部10の比較回路12の出力をディスエーブルにすると
共にINT−C50のラッチを解除する。 以後、全てのトレースポイントが検出されるまで、上
述の動作を実行する。 次に、第２図（ｂ）を参照して、トレースイベントが
発生した場合の動作について説明する。 トレースイベントが発生すると、CPU20は、トレース
情報をLM40の第４図（ｂ）に示される第１のトレース情
報格納エリアに格納し（ステップS11）、トレースコマ
ンドテーブルの繰返しトレース指示ビットをチェックす
る（ステップS12）。 繰返しトレース指示ビットがオフ（ステップS12のOF
F）であれば、CPU20は、このままリターンする。繰返し
トレース指示ビットがオン（ステップS12のON）であれ
ば、CPU20は、トレースステータスワードをチェックす
る（ステップS13）。 トレースステータスワードが０であれば（ステップS1
3の０）、CPU20は、ここままリターンする。トレースス
テータスワードが０でなければ、CPU20は、まず、ビッ
ト１、即ち、トレースポイント１が検出されたかどうか
をチェックする（ステップS14及び15）。 トレースステータスビット１が０であれば（ステップ
S15の＝０）、ステップS20へ移る。 トレースステータスビット１が１であれば（ステップ
S15の＝１）、CPU20は、トレースカウンタ１の値をデク
リメントし（ステップS16）て、トレースカウンタ１の
値をチェックする（ステップS17）。 トレースカウンタ１の値が０でなければ（ステップS1
7の≠０）、ステップS20へ移る。 トレースカウンタ１の値が０であれば（ステップS17
の＝０）、CPU20は、あらかじめ上位ソフトウェアによ
り指示された転送イベント数k1と第１のトレース情報格
納領域のトレースポインタe1から転送ステータスアドレ
スd1を計算してトレース情報転送タスクを起動し（ステ
ップS18）、ステータスワードのビット１を０にする
（ステップS19）。 ステップS20では、ステータスワードのチェックする
ビットを２〜ｍに代えて、ステップ15〜ステップ19を繰
返す。トレース情報転送タスクが起動されると、第１の
トレース情報格納領域からトレースポイント前後のあら
かじめ指示された転送イベント数kiだけ第２のトレース
情報格納領域に転送を行う。 以後、上述した動作をトレースステータスワードが０
となるまで繰返す。
る。 以下の説明では、本発明に関わる通信制御装置のファ
ームウェアの走行アドレスをトレースポイントとした場
合の実施例について説明する。 第１図を参照すると、本発明によるトレース方式が適
用される通信制御装置は、第１乃至第Ｎのトレースポイ
ント検出部10−1,10−2,…,10−Ｎを有する。第１乃至
第Ｎのトレースポイント検出部10−１〜10−Ｎの各々
は、通信制御装置（CCU）制御用中央処理装置（CPU）20
にアドレスバス200及びデータバス201を介して接続され
ている。 第１乃至第Ｎのトレースポイント検出部10−１〜10−
Ｎの各々は、同一の構成を有しているので、ここでは、
第１のトレースポイント検出部10−１の構成についての
み説明する。 第１のトレースポイント検出部10−１は、アドレスバ
ス200に接続されたデコーダ13と、デコーダ13から出力
されるイネーブル（ENB）信号に応答してデーダバス201
上のデータをターゲットアドレスとしてラッチするラッ
チ回路11と、ラッチ回路11にラッチされたターゲットア
ドレスとアドレスバス200上のアドレスとを比較する比
較回路12とを有する。ラッチ回路11にラッチされたター
ゲットアドレスとアドレスバス200上のアドレスとが一
致したとき、比較回路12は、トレースポイント検出信号
を出力する。 読出し専用メモリ（ROM）30は、CCU制御用ファームウ
ェア（FW）格納エリアとして使用され、アドレスバス20
0及びデータバス201に接続され、アドレスバス200のア
ドレスをデコードするデコーダによってイネーブルされ
る。 LM40は、トレースデータ・テーブル格納エリアとして使
用され、ROM30と同様に、アドレスバス200及びデータバ
ス201に接続され、アドレスバス200のアドレスをテコー
ドするデコーダによってイネーブルされる。 割り込みコントローラ（INT−Ｃ）50は、第１乃至第
Ｎのトレースポイント検出部10−１〜10−Ｎからのトレ
ースポイント検出信号１〜Ｎを受け、割り込み（INT）
信号501をCPU20へ送出する。 第２図は第１図に示された通信制御装置のROM30に格
納されたファームウェアのフローチャートである。第２
図（ａ）はトレース初期設定時の処理フローを示し、第
２図（ｂ）はトレースイベント発生時の処理フローを示
している。 第３図はトレース初期設定時に使用される各信号のフ
ォーマットを示す。第３図（ａ）はコマンドのフォーマ
ットを、第３図（ｂ）はコントロールワードのフォーマ
ットを、第３図（ｃ）はステータスワードのフォーマッ
トを、第３図（ｄ）はカウンタテーブルのフォーマット
を、第３図（ｅ）は転送ポインタテーブルのフォーマッ
トを、それぞれ示している。 第４図は第１図に示された通信制御装置のLM40上の２
つのトレース情報格納領域の一例を示す。第４図（ａ）
はLM40上のメモリマップを示す。第４図（ｂ）は第４図
（ａ）の第１のトレース情報格納領域を、第４図（ｃ）
は第４図（ａ）の第２のトレース情報格納領域をそれぞ
れ示す。 本発明に関わる通信制御装置は、上位ソフトウェアか
らトレースポイント前後の繰返しトレース情報採取の指
示があると、以下に述べるような動作を行う。 先ず、第２図（ａ）を参照して、トレース初期設定時
の動作について説明する。 CPU20は、第３図（ｂ）に示されるトレールコントロ
ールワード及び第３図（ｃ）に示されるトレースステー
タワードをクリアする（ステップS1）。 CPU20は、トレース初期設定コマンドに従い、トレー
スポイント（ファームウェアのターゲットアドレス）１
〜Ｎを、第１乃至第Ｎのトレースポイント検出部10−１
〜10−Ｎのラッチ回路11にラッチし、比較回路12の出力
回路をイネーブル状態にする（ステップS2）。 CPU20は、第３図（ｄ）に示されるトレースカウンタ
テーブルに、各ポイントから採取すべきトレース数とト
レース転送イベント数とをセーブする（ステップS3）。 CPU20は、各トレース転送イベント数より、第２のト
レース情報格納領域へ転送する際の各トレースポイント
毎の転送ポイントを算出し、第３図（ｅ）に示される転
送ポインタテーブルにセーブする（ステップS4）。 CPU20は、トレースコントロールワードにトレースポ
イント数:mをセットする（ステップS5）。 CPU20は、トレースステータスワードの繰返しトレー
ス指示ビット（ENABLE）をオンにする（ステップS6）。 次に、第１図を参照して、ハードウェア処理について
説明する。 比較回路12がイネーブル状態にある各トレースポイン
ト検出部10は、各々のラッチ回路11の出力（ターゲット
アドレス）110とアドレスバス200上のアドレスとを比較
し、一致すればトレースポイント検出信号120をINT−C5
0へ出力する。 INT−C50は、Ｎ本のトレースポイント検出信号１〜Ｎ
をラッチすると共にレベル検出により、CPU20に対して
割込み501を発生する。 この割込みを検出したCPU20は、INT−C50のラッチ出
力データを入力し、どのトレースポイント検出部10が割
込みを発生したかをトレースワードにセットする。 次に、CPU20は、割込みを発生したトレースポイント
検出部10の比較回路12の出力をディスエーブルにすると
共にINT−C50のラッチを解除する。 以後、全てのトレースポイントが検出されるまで、上
述の動作を実行する。 次に、第２図（ｂ）を参照して、トレースイベントが
発生した場合の動作について説明する。 トレースイベントが発生すると、CPU20は、トレース
情報をLM40の第４図（ｂ）に示される第１のトレース情
報格納エリアに格納し（ステップS11）、トレースコマ
ンドテーブルの繰返しトレース指示ビットをチェックす
る（ステップS12）。 繰返しトレース指示ビットがオフ（ステップS12のOF
F）であれば、CPU20は、このままリターンする。繰返し
トレース指示ビットがオン（ステップS12のON）であれ
ば、CPU20は、トレースステータスワードをチェックす
る（ステップS13）。 トレースステータスワードが０であれば（ステップS1
3の０）、CPU20は、ここままリターンする。トレースス
テータスワードが０でなければ、CPU20は、まず、ビッ
ト１、即ち、トレースポイント１が検出されたかどうか
をチェックする（ステップS14及び15）。 トレースステータスビット１が０であれば（ステップ
S15の＝０）、ステップS20へ移る。 トレースステータスビット１が１であれば（ステップ
S15の＝１）、CPU20は、トレースカウンタ１の値をデク
リメントし（ステップS16）て、トレースカウンタ１の
値をチェックする（ステップS17）。 トレースカウンタ１の値が０でなければ（ステップS1
7の≠０）、ステップS20へ移る。 トレースカウンタ１の値が０であれば（ステップS17
の＝０）、CPU20は、あらかじめ上位ソフトウェアによ
り指示された転送イベント数k1と第１のトレース情報格
納領域のトレースポインタe1から転送ステータスアドレ
スd1を計算してトレース情報転送タスクを起動し（ステ
ップS18）、ステータスワードのビット１を０にする
（ステップS19）。 ステップS20では、ステータスワードのチェックする
ビットを２〜ｍに代えて、ステップ15〜ステップ19を繰
返す。トレース情報転送タスクが起動されると、第１の
トレース情報格納領域からトレースポイント前後のあら
かじめ指示された転送イベント数kiだけ第２のトレース
情報格納領域に転送を行う。 以後、上述した動作をトレースステータスワードが０
となるまで繰返す。
以上説明したように、本発明に関わる通信制御装置の
繰返し集中トレース方式によれば、あるトレースポイン
トに着目し、そのトレースポイントに到達する前後に生
じたイベントのトレース情報を複数のポイントに対して
採取することができるので、トレース解析を容易に行う
ことができるという効果がある。
繰返し集中トレース方式によれば、あるトレースポイン
トに着目し、そのトレースポイントに到達する前後に生
じたイベントのトレース情報を複数のポイントに対して
採取することができるので、トレース解析を容易に行う
ことができるという効果がある。
第１図は本発明の一実施例によるトレース方式が適用さ
れる通信制御装置を示すブロック図、第２図は第１図に
示された通信制御装置のROMに格納されたファームウェ
アのフローチャートで、第２図（ａ）はトレース初期設
定時の処理フローを示し、第２図（ｂ）はトレースイベ
ント発生時の処理フローを示し、第３図はトレース初期
設定時に使用される各信号のフォーマットを示す図で、
第３図（ａ）はコマンドのフォーマットを、第３図
（ｂ）はコントロールワードのフォーマットを、第３図
（ｃ）はステータスワードのフォーマットを、第３図
（ｄ）はカウンタテーブルのフォーマットを、第３図
（ｅ）は転送ポインタテーブルのフォーマットを、それ
ぞれ示し、第４図は第１図に示された通信制御装置のLM
上の２つのトレース情報格納領域の一例を示す図で、第
４図（ａ）はLM上のメモリマップを、第４図（ｂ）は第
４図（ａ）の第１のトレース情報格納領域を、第４図
（ｃ）は第４図（ａ）の第２のトレース情報格納領域を
それぞれ示す。 10−１〜10−Ｎ……トレースポイント検出部、11……ラ
ッチ回路、12……比較回路、13……デコーダ、20……CC
U制御用CPU、30……CCU制御用FW格納エリア（ROM）、40
……トレースデータ・テーブル格納エリア（LM）、50…
…割込みコントローラ（INTC）、110……ターゲットア
ドレス、111……イネーブルコントロール信号、120……
トレースポイント検出信号、130……ENB信号、200……
アドレスバス、201……データバス、501……INT信号。
れる通信制御装置を示すブロック図、第２図は第１図に
示された通信制御装置のROMに格納されたファームウェ
アのフローチャートで、第２図（ａ）はトレース初期設
定時の処理フローを示し、第２図（ｂ）はトレースイベ
ント発生時の処理フローを示し、第３図はトレース初期
設定時に使用される各信号のフォーマットを示す図で、
第３図（ａ）はコマンドのフォーマットを、第３図
（ｂ）はコントロールワードのフォーマットを、第３図
（ｃ）はステータスワードのフォーマットを、第３図
（ｄ）はカウンタテーブルのフォーマットを、第３図
（ｅ）は転送ポインタテーブルのフォーマットを、それ
ぞれ示し、第４図は第１図に示された通信制御装置のLM
上の２つのトレース情報格納領域の一例を示す図で、第
４図（ａ）はLM上のメモリマップを、第４図（ｂ）は第
４図（ａ）の第１のトレース情報格納領域を、第４図
（ｃ）は第４図（ａ）の第２のトレース情報格納領域を
それぞれ示す。 10−１〜10−Ｎ……トレースポイント検出部、11……ラ
ッチ回路、12……比較回路、13……デコーダ、20……CC
U制御用CPU、30……CCU制御用FW格納エリア（ROM）、40
……トレースデータ・テーブル格納エリア（LM）、50…
…割込みコントローラ（INTC）、110……ターゲットア
ドレス、111……イネーブルコントロール信号、120……
トレースポイント検出信号、130……ENB信号、200……
アドレスバス、201……データバス、501……INT信号。
Claims (2)
- 【請求項１】上位ソフトウェアからトレース情報採取の
指示があると、以後、トレースイベントが発生する度に
トレース情報をローカルメモリ内に格納する機能を有す
る通信制御装置におけるトレース方式であって、 前記ローカルメモリは第１及び第２のトレース情報格納
領域を有し、 前記第１のトレース情報格納領域に常にトレース情報を
格納する手段と、 前記第２のトレース情報格納領域に対しては、前記上位
ソフトウェアが設定した複数のトレースポイントとそれ
ぞれのトレースイベント数から前記第２のトレース情報
格納領域を分割し、管理するトレース情報格納領域管理
手段と、 前記複数のトレースポイントを検出する複数のトレース
ポイント検出手段と、 前記トレースポイント検出を契機に、前記上位ソフトウ
ェアが設定したトレースイベント数を計数するカウンタ
手段と、 該カウンタ手段がオーバーフローすると前記上位ソフト
ウェアが設定した前記トレースポイント前後のトレース
情報転送数のトレース情報を前記第１のトレース情報格
納領域から前記第２のトレース情報格納領域に転送する
転送手段とを含むことを特徴とする通信制御装置におけ
るトレース方式。 - 【請求項２】前記複数のトレースポイント検出手段の各
々は、前記トレースポイントとしてのターゲットアドレ
スをラッチするラッチ手段と、該ラッチ手段にラッチさ
れたターゲットアドレスと現在実行中のアドレスとを比
較し、両者が一致したときトレースポンイント検出信号
を出力する比較手段とを含むことを特徴とする請求項１
記載の通信制御装置におけるトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265159A JP2936687B2 (ja) | 1990-10-04 | 1990-10-04 | 通信制御装置におけるトレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265159A JP2936687B2 (ja) | 1990-10-04 | 1990-10-04 | 通信制御装置におけるトレース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142851A JPH04142851A (ja) | 1992-05-15 |
| JP2936687B2 true JP2936687B2 (ja) | 1999-08-23 |
Family
ID=17413440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265159A Expired - Lifetime JP2936687B2 (ja) | 1990-10-04 | 1990-10-04 | 通信制御装置におけるトレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936687B2 (ja) |
-
1990
- 1990-10-04 JP JP2265159A patent/JP2936687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142851A (ja) | 1992-05-15 |
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