JPH04142851A - 通信制御装置におけるトレース方式 - Google Patents
通信制御装置におけるトレース方式Info
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- JPH04142851A JPH04142851A JP2265159A JP26515990A JPH04142851A JP H04142851 A JPH04142851 A JP H04142851A JP 2265159 A JP2265159 A JP 2265159A JP 26515990 A JP26515990 A JP 26515990A JP H04142851 A JPH04142851 A JP H04142851A
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- 238000004891 communication Methods 0.000 title claims description 28
- 238000001514 detection method Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 241000555745 Sciuridae Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004454 trace mineral analysis Methods 0.000 description 1
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- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、通信制御装置に関し、特に、複数のトレース
ポイント前後の集中ｌ・レース方式に関する。
ポイント前後の集中ｌ・レース方式に関する。
従来、通信制御装置は、上位ソフトウェアからトレース
情報採取の指示があると、以後、ドレスイベントが発生
する毎に、あらかしめローカルメモリ（以下、ＬＭと略
する）内に割当てられた容量のトレース情報格納領域に
その先頭がら順次トレース情報を格納していた。
情報採取の指示があると、以後、ドレスイベントが発生
する毎に、あらかしめローカルメモリ（以下、ＬＭと略
する）内に割当てられた容量のトレース情報格納領域に
その先頭がら順次トレース情報を格納していた。
上述した従来の通信制御装置では、通信制御装置内のあ
る内部要因をトリガーにしてその前後に生じたイベント
のトレース情報のみを採取したくても、従来の通信制御
装置にはこの種の情報採取のための手段がなかった。 また、上位ソフトウェアにおいて通信制御装置の動作を
監視し、上位ソフトウェアにより通信制御装置のトレー
ス情報の採取を停止させても、通信制御装置の内部要因
発生と実際にトレース情報の採取の停止が実行されるま
でのスレか無視できない。従って、通信制御装置の内部
要因発生にょるトレース情報の採取が困難であるという
欠点がある。 従って、本発明の目的は、あるポイントに到達する前後
に生じたトレースイベントのｌ・レース情報を採取する
ことができる通信制御装置におけるトレース方式を提供
することにある。
る内部要因をトリガーにしてその前後に生じたイベント
のトレース情報のみを採取したくても、従来の通信制御
装置にはこの種の情報採取のための手段がなかった。 また、上位ソフトウェアにおいて通信制御装置の動作を
監視し、上位ソフトウェアにより通信制御装置のトレー
ス情報の採取を停止させても、通信制御装置の内部要因
発生と実際にトレース情報の採取の停止が実行されるま
でのスレか無視できない。従って、通信制御装置の内部
要因発生にょるトレース情報の採取が困難であるという
欠点がある。 従って、本発明の目的は、あるポイントに到達する前後
に生じたトレースイベントのｌ・レース情報を採取する
ことができる通信制御装置におけるトレース方式を提供
することにある。
本発明による通信制御装置におけるトレースｈ式は、上
位ソフトウェアからトレース情報採取の指示があると、
以後、トレースイベントか発生する度にトレース情報を
ローカルメモリ内に格納する機能を有する通信制御装置
において、前記ロ力ルメモリは、第１及び第２のトレー
ス情報格納領域を有し、前記第１のトレース情報格納領
域に常にトレース情報を格納する手段と、前記第２のト
レース情報格納領域に対しては、前記上位ソフトウェア
が設定した複数のトレースポイントとそれぞれのトレー
スイベント数から前記第２のトレース情報格納領域を分
割し、管理するトレース情報格納領域管理手段と、前記
複数のトレースポイントを検出する複数のトレースポイ
ント検出手段と、前記トレースポイント検出を契機に、
前記上位ソフトウェアが設定したトレースイベント数を
計数するカウンタ手段と、該カウンタ手段かオーバーフ
ローすると前記上位ソフトウェアが設定した前記トレー
スポイント前後のトレース情報転送数のトレース情報を
前記第１のトレース情報格納領域から前記第２のトレー
ス情報格納領域に転送する転送ｆ８段と、を有すること
を特徴とする。
位ソフトウェアからトレース情報採取の指示があると、
以後、トレースイベントか発生する度にトレース情報を
ローカルメモリ内に格納する機能を有する通信制御装置
において、前記ロ力ルメモリは、第１及び第２のトレー
ス情報格納領域を有し、前記第１のトレース情報格納領
域に常にトレース情報を格納する手段と、前記第２のト
レース情報格納領域に対しては、前記上位ソフトウェア
が設定した複数のトレースポイントとそれぞれのトレー
スイベント数から前記第２のトレース情報格納領域を分
割し、管理するトレース情報格納領域管理手段と、前記
複数のトレースポイントを検出する複数のトレースポイ
ント検出手段と、前記トレースポイント検出を契機に、
前記上位ソフトウェアが設定したトレースイベント数を
計数するカウンタ手段と、該カウンタ手段かオーバーフ
ローすると前記上位ソフトウェアが設定した前記トレー
スポイント前後のトレース情報転送数のトレース情報を
前記第１のトレース情報格納領域から前記第２のトレー
ス情報格納領域に転送する転送ｆ８段と、を有すること
を特徴とする。
次に、本発明の実施例について図面を参照して説明する
。 以ドの説明では、本発明に関わる通信制御装置のファー
ムウェアの走行アドレスをトレースポイント 第１図を参照すると、本発明によるトレースｈ式か適用
される通信制御装置は、第１乃至第Ｎのトレースポイン
ト検出部１０−１．１（１−２１０−Ｎを有する。第１
乃至第Ｎのトレースポイント検出部１０−１〜１０−Ｎ
の各々は、通信制御装置（ＣＣＵ）制御用中央処理装置
（Ｃ Ｐ Ｕ）２０にアドレスバス２００及びデータバ
ス２０］を介して接続されている。 第１乃至第Ｎのトレースポイント検出部１０１〜１０−
Ｎの各々は、同一の構成を有しているので、ここでは、
第１のトレースポイント検出部］． Ｏ − １の構成
についてのみ説明する。 第１のトレースポイント検出部１０−１は、アドレスバ
ス２００に接続されたデコーダ１３と、デコーダ１３か
ら出力されるイネーブル（ＥＮＢ）信号に応答してデー
タバス２０１」二のデータをターゲットアドレスとして
ラッチするラッチ回路］］と、ラッチ回路］１にラッチ
されたターゲットアドレスとアドレスバス２００ Ｊ二
のアドレスとを比較する比較回路１２とを有する。ラッ
チ回路１】にラッチされたターゲットアドレスとアドレ
スバス２００上のアドレスとか一致したとき、比較回路
］２は、トレースポイント検出信号を出力する。 読出し専用メモリ（ＲＯＭ）３０は、ＣＣＵ制御用ファ
ームウェア（ＦＷ）格納エリアとして使用され、アドレ
スバス２００及びデータバス２０１に接続され、アドレ
スバス２００のアドレスをデコードするデコーダによっ
てイネーブルされる。 ＬＭ４０は、トレースデータ・テーブル格納エリアとし
て使用され、ＲＯＭ３０と同様に、アドレスバス２００
及びデータバス２０１に接続され、アドレスバス２００
のアドレスをデコートするデコーダによってイネーブル
される。 割り込みコントローラ（ＩＮＴ−Ｃ） ５０は、第１乃
至第Ｎのトレースポイント 〜１ （１−ＮからのトレースポイントＮを受け、割り
込み（ＩＮＴ）１号５０１をｃｐＵ２０−＼送出する。 η′３２図は第１図に示された通信制御装置のＲＯＭ
’４ ０に格納されたファームウェアのフローチャート
である。第２図（ａ）はトレース初期設定時の処理フロ
ーを示し、第２図（ｂ）はトレースイベント発生時の処
理フローを示している。 第３図はトレース初期設定時に使用される各信号のフォ
ーマットを示す。第３図（ａ）はコマンドのフォーマッ
トを、第３図（ｂ）はコントローワードのフォーマット
を、第３図（Ｃ）はステタスワードのフォーマットを、
第３図（ｃりはカウンタテーブルのフォーマットを、第
３図（ｅ）は転送ポインタテーブルのフォーマットを、
それぞれ不している。 第４図は第１図に示された通信制御装置のＬ Ｍ２Ｏ」
−の２つのトレース情報格納領域の一例を／」りす。第
４図（ａ）はＬＭ４０上のメモリマツプを示す。第４図
（ｂ）は第４図（ａ）の第１のトレース情報格納領域を
、第４図（Ｃ）は第４図（ａ）の第２のトレース情報格
納領域をそれぞれ示す。 本発明に関わる通信制御装置は、上位ソフトウェアから
トレースポイント前後の繰返しトレース情報採取の指示
があると、以下に述べるような動作を行う。 先ず、第２図（ａ）を参照して、トレース初期設定時の
動作について説明する。 ＣＰＵ２０は、第３図（ｂ）に示されるトレーコントロ
ールワード及び第３図（Ｃ）に示されるトレースステー
タワードをクリアする（ステップＳｌ）。 ＣＰＵ２０は、トレース初期設定コマンドに従い、トレ
ースポイント（ファームウェアのターゲットアドレス）
１〜Ｎを、第１乃至第Ｎのドレスポイント検出部１０−
１〜１０−Ｎのランチ回路１］にラッチし、比較回路１
２のｌｊＪ力回路をイネーブル状態にする（ステップＳ
２）。 ＣＰＵ２０は、第３図（ｄ）に示される１・１ノスカウ
ンタテーブルに、各ポイントから採取すべきトレース数
とトレース転送イベント数とをセブする（ステップＳ３
）。 ＣＰＵ２０は、各トレース転送イベント数より、第２の
トレース情報格納領域へ転送する際の各トレースポイン
ト毎の転送ポイントを算出し、第３図（ｅ）に示される
転送ポインタテーブルにセブする（ステップＳ４）。 ＣＰＵ２０は、トレースコントロールワードにトレース
ポイント数・ｍをセットする（ステップＳ５）。 ＣＰＵ２０は、トレースステータスワードの繰返しトレ
ース指示ビット（ＥＮＡＢＩ、Ｅ）をオンにする（ステ
ップＳ６）。 次に、第１図を参照して、ハードウェア処理について説
明する。 比較回路１２かイネーブル状態にある′６−１−レ］０ スポイント検出部１０は、各々のラッチ回路１］の出力
（ターゲットアドレス）１１０とアドレスバス２００上
のアドレスとを比較し、一致すればトレースポイント検
出信号１２０をＩＮＴ−Ｃ５０へ出力する。 ＩＮＴ−０５０は、Ｎ本のトレースポイント検用信号１
〜Ｎをラッチすると共にレベル検出により、ＣＰＵ２０
に対して割込み５０１を発生ずる。 この割込みを検出したＣＰＵ２０は、ＩＮＴＣ５０のラ
ッチ出力データを入力し、どのトレースポイント検出部
］０が割込みを発生じたかをトレースワードにセットす
る。 次に、ＣＰＵ２０は、割込みを発生じたトレースポイン
ト検出部１０の比較回路］２の出力をディスエーブルに
すると共にＩＮＴ−Ｃ５０のラッチを解除する。 以後、全てのトレースポイントか検出されるまで、上述
の動作を実行する。 次に、第２図（ｂ）を参照して、トレースイベントが発
生じた場合の動作について説明する。 １ ］ トレースイベントか発生すると、ＣＰＵ２０は、トレー
ス情報をＬＭ４０の第４図（ｂ）に示されル第１のトレ
ース情報格納エリアに格納しくステップＳ１］、）、Ｉ
−レースコマンドテーブルの繰返しトレース指示ビット
をチエツクする（ステップＳ］２）。 繰返しトレース指示ビットかオフ（ステップＳ１２の０
ＦＦ）であれば、ＣＰＵ２０は、このままリターンする
。繰返しトレース指示ビットかオン（ステップＳ１２の
ＯＮ）であれば、ＣＰＵ２０は、トレースステータスワ
ードをチエツクする（ステップ８１３）。 トレ−スステータスビットか０てあれば（ステップＳ１
３の０） 、ＣＰＵ２０は、ここままリタンする。トレ
ースステータスワードか０てなければ、ＣＰＵ２０は、
ます、ビット１、即ち、トレースポイント１が検出され
たかとうかをチエツクする（ステップＳ１４及び］５）
。 トレースステータスビット１かＯてあれば（ステップＳ
１５の−０）、ステップＳ２０へ移る。 トレースステータスビット１が１であれば（ステップＳ
１５の＝１） 、ＣＰＵ２０は、トレースカウンタ］の
値をデクリメントしくステップ５１６）で、トレースカ
ウンタ１の値をチエツクする（ステップ５１７）。 トレースカウンタ１の値か０でなければ（ステップＳ１
７の≠０）、ステップＳ２０へ移る。 トレースカウンタ］の値が０であれば（ステップＳ１７
の−０） 、ＣＰＵ２０は、あらかじめ上位ソフトウェ
アにより指示された転送イベント数に１と第１のトレー
ス情報格納領域のトレースポインタｅ１から転送ステー
タスアドレスｄ］を計算してトレース情報転送タスクを
起動しくステップ３１８）、ステータスワードのビット
１をＯにする（ステップ５１９）。 ステップＳ２０では、ステータスワードのチエツクする
ビットを２〜ｍに代えて、ステップ１５〜ステツプ１９
を繰返す。 トレース情報転送タスクが起動されると、第１のトレー
ス情報格納領域からトレースポイント前後のあらかじめ
指示された転送イベント数ｋｉたけ第２のトレース情報
格納領域に転送を行う。 以後、上述した動作をトレースカウンタスワドが０とな
るまで繰返す。
。 以ドの説明では、本発明に関わる通信制御装置のファー
ムウェアの走行アドレスをトレースポイント 第１図を参照すると、本発明によるトレースｈ式か適用
される通信制御装置は、第１乃至第Ｎのトレースポイン
ト検出部１０−１．１（１−２１０−Ｎを有する。第１
乃至第Ｎのトレースポイント検出部１０−１〜１０−Ｎ
の各々は、通信制御装置（ＣＣＵ）制御用中央処理装置
（Ｃ Ｐ Ｕ）２０にアドレスバス２００及びデータバ
ス２０］を介して接続されている。 第１乃至第Ｎのトレースポイント検出部１０１〜１０−
Ｎの各々は、同一の構成を有しているので、ここでは、
第１のトレースポイント検出部］． Ｏ − １の構成
についてのみ説明する。 第１のトレースポイント検出部１０−１は、アドレスバ
ス２００に接続されたデコーダ１３と、デコーダ１３か
ら出力されるイネーブル（ＥＮＢ）信号に応答してデー
タバス２０１」二のデータをターゲットアドレスとして
ラッチするラッチ回路］］と、ラッチ回路］１にラッチ
されたターゲットアドレスとアドレスバス２００ Ｊ二
のアドレスとを比較する比較回路１２とを有する。ラッ
チ回路１】にラッチされたターゲットアドレスとアドレ
スバス２００上のアドレスとか一致したとき、比較回路
］２は、トレースポイント検出信号を出力する。 読出し専用メモリ（ＲＯＭ）３０は、ＣＣＵ制御用ファ
ームウェア（ＦＷ）格納エリアとして使用され、アドレ
スバス２００及びデータバス２０１に接続され、アドレ
スバス２００のアドレスをデコードするデコーダによっ
てイネーブルされる。 ＬＭ４０は、トレースデータ・テーブル格納エリアとし
て使用され、ＲＯＭ３０と同様に、アドレスバス２００
及びデータバス２０１に接続され、アドレスバス２００
のアドレスをデコートするデコーダによってイネーブル
される。 割り込みコントローラ（ＩＮＴ−Ｃ） ５０は、第１乃
至第Ｎのトレースポイント 〜１ （１−ＮからのトレースポイントＮを受け、割り
込み（ＩＮＴ）１号５０１をｃｐＵ２０−＼送出する。 η′３２図は第１図に示された通信制御装置のＲＯＭ
’４ ０に格納されたファームウェアのフローチャート
である。第２図（ａ）はトレース初期設定時の処理フロ
ーを示し、第２図（ｂ）はトレースイベント発生時の処
理フローを示している。 第３図はトレース初期設定時に使用される各信号のフォ
ーマットを示す。第３図（ａ）はコマンドのフォーマッ
トを、第３図（ｂ）はコントローワードのフォーマット
を、第３図（Ｃ）はステタスワードのフォーマットを、
第３図（ｃりはカウンタテーブルのフォーマットを、第
３図（ｅ）は転送ポインタテーブルのフォーマットを、
それぞれ不している。 第４図は第１図に示された通信制御装置のＬ Ｍ２Ｏ」
−の２つのトレース情報格納領域の一例を／」りす。第
４図（ａ）はＬＭ４０上のメモリマツプを示す。第４図
（ｂ）は第４図（ａ）の第１のトレース情報格納領域を
、第４図（Ｃ）は第４図（ａ）の第２のトレース情報格
納領域をそれぞれ示す。 本発明に関わる通信制御装置は、上位ソフトウェアから
トレースポイント前後の繰返しトレース情報採取の指示
があると、以下に述べるような動作を行う。 先ず、第２図（ａ）を参照して、トレース初期設定時の
動作について説明する。 ＣＰＵ２０は、第３図（ｂ）に示されるトレーコントロ
ールワード及び第３図（Ｃ）に示されるトレースステー
タワードをクリアする（ステップＳｌ）。 ＣＰＵ２０は、トレース初期設定コマンドに従い、トレ
ースポイント（ファームウェアのターゲットアドレス）
１〜Ｎを、第１乃至第Ｎのドレスポイント検出部１０−
１〜１０−Ｎのランチ回路１］にラッチし、比較回路１
２のｌｊＪ力回路をイネーブル状態にする（ステップＳ
２）。 ＣＰＵ２０は、第３図（ｄ）に示される１・１ノスカウ
ンタテーブルに、各ポイントから採取すべきトレース数
とトレース転送イベント数とをセブする（ステップＳ３
）。 ＣＰＵ２０は、各トレース転送イベント数より、第２の
トレース情報格納領域へ転送する際の各トレースポイン
ト毎の転送ポイントを算出し、第３図（ｅ）に示される
転送ポインタテーブルにセブする（ステップＳ４）。 ＣＰＵ２０は、トレースコントロールワードにトレース
ポイント数・ｍをセットする（ステップＳ５）。 ＣＰＵ２０は、トレースステータスワードの繰返しトレ
ース指示ビット（ＥＮＡＢＩ、Ｅ）をオンにする（ステ
ップＳ６）。 次に、第１図を参照して、ハードウェア処理について説
明する。 比較回路１２かイネーブル状態にある′６−１−レ］０ スポイント検出部１０は、各々のラッチ回路１］の出力
（ターゲットアドレス）１１０とアドレスバス２００上
のアドレスとを比較し、一致すればトレースポイント検
出信号１２０をＩＮＴ−Ｃ５０へ出力する。 ＩＮＴ−０５０は、Ｎ本のトレースポイント検用信号１
〜Ｎをラッチすると共にレベル検出により、ＣＰＵ２０
に対して割込み５０１を発生ずる。 この割込みを検出したＣＰＵ２０は、ＩＮＴＣ５０のラ
ッチ出力データを入力し、どのトレースポイント検出部
］０が割込みを発生じたかをトレースワードにセットす
る。 次に、ＣＰＵ２０は、割込みを発生じたトレースポイン
ト検出部１０の比較回路］２の出力をディスエーブルに
すると共にＩＮＴ−Ｃ５０のラッチを解除する。 以後、全てのトレースポイントか検出されるまで、上述
の動作を実行する。 次に、第２図（ｂ）を参照して、トレースイベントが発
生じた場合の動作について説明する。 １ ］ トレースイベントか発生すると、ＣＰＵ２０は、トレー
ス情報をＬＭ４０の第４図（ｂ）に示されル第１のトレ
ース情報格納エリアに格納しくステップＳ１］、）、Ｉ
−レースコマンドテーブルの繰返しトレース指示ビット
をチエツクする（ステップＳ］２）。 繰返しトレース指示ビットかオフ（ステップＳ１２の０
ＦＦ）であれば、ＣＰＵ２０は、このままリターンする
。繰返しトレース指示ビットかオン（ステップＳ１２の
ＯＮ）であれば、ＣＰＵ２０は、トレースステータスワ
ードをチエツクする（ステップ８１３）。 トレ−スステータスビットか０てあれば（ステップＳ１
３の０） 、ＣＰＵ２０は、ここままリタンする。トレ
ースステータスワードか０てなければ、ＣＰＵ２０は、
ます、ビット１、即ち、トレースポイント１が検出され
たかとうかをチエツクする（ステップＳ１４及び］５）
。 トレースステータスビット１かＯてあれば（ステップＳ
１５の−０）、ステップＳ２０へ移る。 トレースステータスビット１が１であれば（ステップＳ
１５の＝１） 、ＣＰＵ２０は、トレースカウンタ］の
値をデクリメントしくステップ５１６）で、トレースカ
ウンタ１の値をチエツクする（ステップ５１７）。 トレースカウンタ１の値か０でなければ（ステップＳ１
７の≠０）、ステップＳ２０へ移る。 トレースカウンタ］の値が０であれば（ステップＳ１７
の−０） 、ＣＰＵ２０は、あらかじめ上位ソフトウェ
アにより指示された転送イベント数に１と第１のトレー
ス情報格納領域のトレースポインタｅ１から転送ステー
タスアドレスｄ］を計算してトレース情報転送タスクを
起動しくステップ３１８）、ステータスワードのビット
１をＯにする（ステップ５１９）。 ステップＳ２０では、ステータスワードのチエツクする
ビットを２〜ｍに代えて、ステップ１５〜ステツプ１９
を繰返す。 トレース情報転送タスクが起動されると、第１のトレー
ス情報格納領域からトレースポイント前後のあらかじめ
指示された転送イベント数ｋｉたけ第２のトレース情報
格納領域に転送を行う。 以後、上述した動作をトレースカウンタスワドが０とな
るまで繰返す。
以」二説明したように、本発明に関わる通信制御装置の
繰返し集中トレース方式によれば、あるトレースポイン
トに着１」シ、そのトレースポイントに到達する前後に
生じたイベントのトレース情報を段数のポイントに対し
て採取することかできるので、トレース解析を容品に行
うことかできるという効果かある。
繰返し集中トレース方式によれば、あるトレースポイン
トに着１」シ、そのトレースポイントに到達する前後に
生じたイベントのトレース情報を段数のポイントに対し
て採取することかできるので、トレース解析を容品に行
うことかできるという効果かある。
第１図は本発明の一実施例によるトレース力式が適用さ
れる通信制御装置を示すブロック図、第２図は第１図に
示された通信制御装置のＲＯＭに格納されたファームウ
ェアのフローチャートで、第２図（ａ）はトレース初期
設定時の処理フロを示し、第２図（ｂ）はトレースイベ
ント発生時の処理フローを示し、第３図はトレース初期
設定時に使用される各信号のフォーマットを示す図で、
第３図（ａ）はコマンドのフォーマットを、第３図（ｂ
）はコントロールワードのフォーマットを、第３図（Ｃ
）はステータスワードのフォーマットを、第３図（ｄ）
はカウンタテーブルのフォーマットを、第３図（ｅ）は
転送ポインタテーブルのフォーマットを、それぞれ示し
、第４図は第１図に示された通信制御装置のＬＭ上の２
つのトレース情報格納領域の一例を示す図で、第４図（
ａ）はＬＭ上のメモリマツプを、第４図（ｂ）は第４図
（ａ）の第１のトレース情報格納領域を、第４図（Ｃ）
は第４図（ａ）の第２のｌ・レース情報格納領域をそれ
ぞれ示す。 ］０−１〜１０−Ｎ・・・トレースポイント検出部、］
１・・ラッチ回路、１２・・・比較回路、１３・・デコ
ダ、２０・・・ＣＣＵ制御用ＣＰＵ、３０・・・ＣＣＵ
制御用ＦＷ格納エリア（ＲＯＭ） 、４０・・トレース
データ・テーブル格納エリア（ＬＭ） 、５０割込みコ
ントローラ（ＩＮＴＣ） 、１１０・・夕ケットアドレ
ス、１１１・・・イネーブルコントロル信号、］２０・
トレースポイント検出信号、１３０・・ＥＮＢ信号、２
００・・アドレスバス、２０］・・データバス、５０１
・・ＩＮＴ信号。 ］ ６ １．４２８５１ （６） 第 ３図（ａ） ｍ≦Ｎ Ｌ。 Ｎは、 ＣＣＵにより 決まる定数。 第 ３図（ｂ） ロ＝コ不可＝■コ 第 ３図（Ｃ） ○Ｎ 第 ３図（ｄ） 第 ３図（ｅ）
れる通信制御装置を示すブロック図、第２図は第１図に
示された通信制御装置のＲＯＭに格納されたファームウ
ェアのフローチャートで、第２図（ａ）はトレース初期
設定時の処理フロを示し、第２図（ｂ）はトレースイベ
ント発生時の処理フローを示し、第３図はトレース初期
設定時に使用される各信号のフォーマットを示す図で、
第３図（ａ）はコマンドのフォーマットを、第３図（ｂ
）はコントロールワードのフォーマットを、第３図（Ｃ
）はステータスワードのフォーマットを、第３図（ｄ）
はカウンタテーブルのフォーマットを、第３図（ｅ）は
転送ポインタテーブルのフォーマットを、それぞれ示し
、第４図は第１図に示された通信制御装置のＬＭ上の２
つのトレース情報格納領域の一例を示す図で、第４図（
ａ）はＬＭ上のメモリマツプを、第４図（ｂ）は第４図
（ａ）の第１のトレース情報格納領域を、第４図（Ｃ）
は第４図（ａ）の第２のｌ・レース情報格納領域をそれ
ぞれ示す。 ］０−１〜１０−Ｎ・・・トレースポイント検出部、］
１・・ラッチ回路、１２・・・比較回路、１３・・デコ
ダ、２０・・・ＣＣＵ制御用ＣＰＵ、３０・・・ＣＣＵ
制御用ＦＷ格納エリア（ＲＯＭ） 、４０・・トレース
データ・テーブル格納エリア（ＬＭ） 、５０割込みコ
ントローラ（ＩＮＴＣ） 、１１０・・夕ケットアドレ
ス、１１１・・・イネーブルコントロル信号、］２０・
トレースポイント検出信号、１３０・・ＥＮＢ信号、２
００・・アドレスバス、２０］・・データバス、５０１
・・ＩＮＴ信号。 ］ ６ １．４２８５１ （６） 第 ３図（ａ） ｍ≦Ｎ Ｌ。 Ｎは、 ＣＣＵにより 決まる定数。 第 ３図（ｂ） ロ＝コ不可＝■コ 第 ３図（Ｃ） ○Ｎ 第 ３図（ｄ） 第 ３図（ｅ）
Claims (1)
- 【特許請求の範囲】 １、上位ソフトウェアからトレース情報採取の指示があ
ると、以後、トレースイベントが発生する度にトレース
情報をローカルメモリ内に格納する機能を有する通信制
御装置において、 前記ローカルメモリは第１及び第２のトレース情報格納
領域を有し、 前記第１のトレース情報格納領域に常にトレース情報を
格納する手段と、 前記第２のトレース情報格納領域に対しては、前記上位
ソフトウェアが設定した複数のトレースポイントとそれ
ぞれのトレースイベント数から前記第２のトレース情報
格納領域を分割し、管理するトレース情報格納領域管理
手段と、 前記複数のトレースポイントを検出する複数のトレース
ポイント検出手段と、 前記トレースポイント検出を契機に、前記上位ソフトウ
ェアが設定したトレースイベント数を計数するカウンタ
手段と、 該カウンタ手段がオーバーフローすると前記上位ソフト
ウェアが設定した前記トレースポイント前後のトレース
情報転送数のトレース情報を前記第１のトレース情報格
納領域から前記第２のトレース情報格納領域に転送する
転送手段と、 を有することを特徴とする通信制御装置におけるトレー
ス方式。 ２、前記複数のトレースポイント検出手段の各々は、前
記トレースポイントとしてのターゲットアドレスをラッ
チするラッチ手段と、該ラッチ手段にラッチされたター
ゲットアドレスと現在実行中のアドレスとを比較し、両
者が一致したときトレースポイント検出信号を出力する
比較手段とを有する請求項１記載の通信制御装置におけ
るトレース方式。 ３、上位ソフトウェアからトレース情報採取の指示があ
ると、以後、トレースイベントが発生する度にトレース
情報をローカルメモリ内に格納する機能を有する通信制
御装置において、 複数のトレースポイントを設定し、 各トレースポイント前後に生じた前記トレースイベント
のトレース情報を採取する ことを特徴とする通信制御装置におけるトレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265159A JP2936687B2 (ja) | 1990-10-04 | 1990-10-04 | 通信制御装置におけるトレース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2265159A JP2936687B2 (ja) | 1990-10-04 | 1990-10-04 | 通信制御装置におけるトレース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142851A true JPH04142851A (ja) | 1992-05-15 |
| JP2936687B2 JP2936687B2 (ja) | 1999-08-23 |
Family
ID=17413440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2265159A Expired - Lifetime JP2936687B2 (ja) | 1990-10-04 | 1990-10-04 | 通信制御装置におけるトレース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936687B2 (ja) |
-
1990
- 1990-10-04 JP JP2265159A patent/JP2936687B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2936687B2 (ja) | 1999-08-23 |
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