JP2922309B2 - プロセス信号の出力方法及び出力回路 - Google Patents
プロセス信号の出力方法及び出力回路Info
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Description
【発明の詳細な説明】 本発明は、出力条件の生起時に制御すべきプロセスに
プロセス信号を出力するためのプロセス信号に対する出
力方法ならびに付属の出力回路に関する。
プロセス信号を出力するためのプロセス信号に対する出
力方法ならびに付属の出力回路に関する。
技術的プロセスの制御の際には、技術的プロセスから
供給される入力信号を連続的に監視し、監視の間はプロ
セスに供給される出力信号を保持し、また特定の入力信
号の入来の際に出力信号を切換えることがしばしば必要
である。従来の技術では切換点の到達が、この場合に割
込みをレリーズするコンパレータにより監視され、それ
によってプロセッサが中断され、出力を切換える。しか
しその際に予測可能でない割込み−オフ時間に基づいて
出力の切換の際に経過時間が相い異なるという事態にな
り得る。さらに、出力の切換のための割込みプログラム
がより優先的の高い割込みにより中断されることがあ
る。その結果、出力が遅くしか切換えられず、また正確
に再現可能な反応時間で切換えられない。
供給される入力信号を連続的に監視し、監視の間はプロ
セスに供給される出力信号を保持し、また特定の入力信
号の入来の際に出力信号を切換えることがしばしば必要
である。従来の技術では切換点の到達が、この場合に割
込みをレリーズするコンパレータにより監視され、それ
によってプロセッサが中断され、出力を切換える。しか
しその際に予測可能でない割込み−オフ時間に基づいて
出力の切換の際に経過時間が相い異なるという事態にな
り得る。さらに、出力の切換のための割込みプログラム
がより優先的の高い割込みにより中断されることがあ
る。その結果、出力が遅くしか切換えられず、また正確
に再現可能な反応時間で切換えられない。
ドイツ特許出願公開第3204098A1号明細書から、制御
情報を出力するための回路装置であって、タイマー回路
を用いて設定可能な時間の経過後に中間メモリからデー
タが周辺装置に渡される回路装置は公知である。
情報を出力するための回路装置であって、タイマー回路
を用いて設定可能な時間の経過後に中間メモリからデー
タが周辺装置に渡される回路装置は公知である。
ヨーロッパ特許出願公開第0327720A1号明細書から、
しきい値弁別器で入力信号が目標値と比較される入力／
出力回路が公知である。
しきい値弁別器で入力信号が目標値と比較される入力／
出力回路が公知である。
本発明の課題は、再現可能な反応時間のもとに出力の
迅速、簡単かつ確実な切換を達成する方法および付属の
回路を提供することにある。
迅速、簡単かつ確実な切換を達成する方法および付属の
回路を提供することにある。
この課題は、方法に関しては請求項１の特徴により、
また回路に関しては請求項２の特徴により解決される。
また回路に関しては請求項２の特徴により解決される。
出力条件は任意の性質であってよい。たとえば、出力
すべきプロセス信号が特定の時間の到達の際に、または
人間による特定のキーの押圧の際にレリーズされること
が可能である。しかし一般に、出力すべきプロセス信号
の出力は、制御すべきプロセスから供給される入力信号
が目標入力信号と合致するとき、または入力信号が初め
て目標入力信号よりも小さく（または大きく）なるとき
に行われる。従って両信号はコンパレータとして構成さ
れている監視ユニットに供給され、この監視ユニット
が、供給された信号が等しい際に、または信号間の必要
とされる関係が生ずる際に制御信号をレリーズする。入
力信号はたとえば個々の２進の入力信号の特定の組み合
わせまたは特定の予め定められたカウンタ状態の到達で
あってよい。
すべきプロセス信号が特定の時間の到達の際に、または
人間による特定のキーの押圧の際にレリーズされること
が可能である。しかし一般に、出力すべきプロセス信号
の出力は、制御すべきプロセスから供給される入力信号
が目標入力信号と合致するとき、または入力信号が初め
て目標入力信号よりも小さく（または大きく）なるとき
に行われる。従って両信号はコンパレータとして構成さ
れている監視ユニットに供給され、この監視ユニット
が、供給された信号が等しい際に、または信号間の必要
とされる関係が生ずる際に制御信号をレリーズする。入
力信号はたとえば個々の２進の入力信号の特定の組み合
わせまたは特定の予め定められたカウンタ状態の到達で
あってよい。
請求項２または請求項５の特徴により、プロセス信号
がまだ完全に一時メモリに記憶されていないときには、
プロセス信号の出力を妨げることが可能である。
がまだ完全に一時メモリに記憶されていないときには、
プロセス信号の出力を妨げることが可能である。
請求項３または請求項６の特徴により、出力条件が満
足されていないときにも出力メモリに新しい信号を書込
むことが可能である。
足されていないときにも出力メモリに新しい信号を書込
むことが可能である。
他の利点および詳細は実施例の以下の説明から明らか
にする。
にする。
図１はプログラム記憶式制御装置のモジュールであ
る。
る。
図１によれば、プログラム記憶式制御装置のモジュー
ル１は論理ユニット２を有する。論理ユニット２はバス
３と接続可能である。バス３を介して論理ユニット２は
プログラム記憶式制御装置の図１中には示されていない
他のモジュール、特にプログラム記憶式制御装置の中央
ユニットと通信できる。
ル１は論理ユニット２を有する。論理ユニット２はバス
３と接続可能である。バス３を介して論理ユニット２は
プログラム記憶式制御装置の図１中には示されていない
他のモジュール、特にプログラム記憶式制御装置の中央
ユニットと通信できる。
モジュール１は出力メモリ４を介して出力信号を制御
すべき技術的プロセスＰに出力する。出力メモリ４はた
とえばラッチとして構成されている。同じくモジュール
１は、同じくラッチとして構成されている入力メモリ５
を介して入力信号をモジュール１に読み入れる。入力メ
モリ５は又、たとえばカウンタとして、または直列イン
タフェースとして構成されていてもよい。読み入れられ
た入力信号はモジュール１で目標入力信号と比較され
る。一致の際には出力メモリ４に新しい出力信号が供給
され、これらの新しい出力信号が出力メモリ４に記憶さ
れ、またプロセスＰに出力される。これは下記のように
して行われる。
すべき技術的プロセスＰに出力する。出力メモリ４はた
とえばラッチとして構成されている。同じくモジュール
１は、同じくラッチとして構成されている入力メモリ５
を介して入力信号をモジュール１に読み入れる。入力メ
モリ５は又、たとえばカウンタとして、または直列イン
タフェースとして構成されていてもよい。読み入れられ
た入力信号はモジュール１で目標入力信号と比較され
る。一致の際には出力メモリ４に新しい出力信号が供給
され、これらの新しい出力信号が出力メモリ４に記憶さ
れ、またプロセスＰに出力される。これは下記のように
して行われる。
論理ユニット２には、どの入力信号パターンの際に出
力信号が変更されなければならないか、またどの値をそ
の後に出力すべきプロセスが有するかが記憶されてい
る。従って論理ユニット２はこの入力信号パターンを目
標入力信号としてコンパレータ６に記憶する。さらに論
理ユニット２は導線７を介して出力すべきプロセス信号
を一時メモリ８の一時メモリ入力端８′に与える。次い
で論理ユニット２が制御導線９を介して、同様にラッチ
として構成されている一時メモリ８を能動化する。それ
により与えられているプロセス信号が一時メモリ８に受
け継がれ、そこに記憶され、また一時メモリ出力端８″
および導線10を介して出力メモリ４の出力メモリ入力端
４′に伝達される。
力信号が変更されなければならないか、またどの値をそ
の後に出力すべきプロセスが有するかが記憶されてい
る。従って論理ユニット２はこの入力信号パターンを目
標入力信号としてコンパレータ６に記憶する。さらに論
理ユニット２は導線７を介して出力すべきプロセス信号
を一時メモリ８の一時メモリ入力端８′に与える。次い
で論理ユニット２が制御導線９を介して、同様にラッチ
として構成されている一時メモリ８を能動化する。それ
により与えられているプロセス信号が一時メモリ８に受
け継がれ、そこに記憶され、また一時メモリ出力端８″
および導線10を介して出力メモリ４の出力メモリ入力端
４′に伝達される。
誤った時点でのコンパレータ６の応答を避け得るよう
に、コンパレータ６と出力メモリ４との間にアンドゲー
ト12が配置されている。アンドゲート12の各入力端12′
はコンパレータ報知出力端６′と、または制御導線11を
介して論理ユニット２に接続されている。一時メモリ８
に出力すべきプロセス信号を記憶し、またコンパレータ
６に目標入力信号を設定する間に論理ユニット２は制御
導線11を介して値０を有する阻止信号を出力する。それ
により、コンパレータ６の場合によっては早期の応答が
アンドゲート12で阻止される。メモリ過程の終了後に論
理ユニット２が制御導線13を介してコンパレータ６を能
動化する。さらに、論理ユニット２は制御導線11を介し
て出力される阻止信号を１にセットするので、アンドゲ
ート12の出力端12″はコンパレータ６の出力信号により
決定される。
に、コンパレータ６と出力メモリ４との間にアンドゲー
ト12が配置されている。アンドゲート12の各入力端12′
はコンパレータ報知出力端６′と、または制御導線11を
介して論理ユニット２に接続されている。一時メモリ８
に出力すべきプロセス信号を記憶し、またコンパレータ
６に目標入力信号を設定する間に論理ユニット２は制御
導線11を介して値０を有する阻止信号を出力する。それ
により、コンパレータ６の場合によっては早期の応答が
アンドゲート12で阻止される。メモリ過程の終了後に論
理ユニット２が制御導線13を介してコンパレータ６を能
動化する。さらに、論理ユニット２は制御導線11を介し
て出力される阻止信号を１にセットするので、アンドゲ
ート12の出力端12″はコンパレータ６の出力信号により
決定される。
論理ユニット２はこの作動状態で連続的に制御導線14
を介して入力メモリ５を能動化するので、連続的にプロ
セスＰから与えらえる入力信号が入力メモリ５に読み入
れられ、また論理ユニット２およびコンパレータ６に伝
達される。コンパレータ６は制御すべきプロセスＰから
供給される入力信号と以前に論理ユニット２から与えら
れた目標入力信号とを互いに比較する。両信号が一致す
るならば、コンパレータ６が制御信号をレリーズし、こ
の制御信号がコンパレータ出力端６′からアンドゲート
12およびオアゲート15を介して出力メモリ４の出力メモ
リ制御入力端18に供給される。出力メモリ４はそれに基
づいて一時メモリ８から伝達されたプロセス信号を受け
入れ、またそれらを出力メモリ出力端４″を介して制御
すべきプロセスＰに出力する。
を介して入力メモリ５を能動化するので、連続的にプロ
セスＰから与えらえる入力信号が入力メモリ５に読み入
れられ、また論理ユニット２およびコンパレータ６に伝
達される。コンパレータ６は制御すべきプロセスＰから
供給される入力信号と以前に論理ユニット２から与えら
れた目標入力信号とを互いに比較する。両信号が一致す
るならば、コンパレータ６が制御信号をレリーズし、こ
の制御信号がコンパレータ出力端６′からアンドゲート
12およびオアゲート15を介して出力メモリ４の出力メモ
リ制御入力端18に供給される。出力メモリ４はそれに基
づいて一時メモリ８から伝達されたプロセス信号を受け
入れ、またそれらを出力メモリ出力端４″を介して制御
すべきプロセスＰに出力する。
コンパレータ６は出力条件の生起をさらに制御導線16
を介して論理ユニット２に報知するので、論理ユニット
２は新たにコンパレータ６に新しい目標入力信号を、ま
た一時メモリ８に新しい出力すべきプロセス信号をロー
ドし得る。こうして上記の過程がすぐ次の信号一致の際
に繰り返される。
を介して論理ユニット２に報知するので、論理ユニット
２は新たにコンパレータ６に新しい目標入力信号を、ま
た一時メモリ８に新しい出力すべきプロセス信号をロー
ドし得る。こうして上記の過程がすぐ次の信号一致の際
に繰り返される。
出力メモリ４にコンパレータ６の出力信号と無関係に
アクセスし得るように、アンドゲート12と出力メモリ制
御入力端18との間にオアゲート15が配置されている。オ
アゲート15の入力端15′は一方ではアンドゲート12の出
力端12″と、また他方では制御導線17を介して論理ユニ
ット２に接続されている。オアゲート15の出力端15″は
出力メモリ制御入力端18に接続されている。制御導線17
を介して出力されるレリーズ信号は通常の場合に値０を
有するので、オアゲート15の出力信号はアンドゲート12
の出力信号により決定される。しかし、制御導線17上の
レリーズ信号が値１をとると、コンパレータ６の出力信
号に無関係に新しい値が出力メモリセル４に記憶され得
る。このことは、出力メモリ４の出力信号が出力条件の
生起とは別の理由から切換えられなければならないとき
に常に必要である。このような場合の例はなかんずく制
御の開始および予測されない事象、たとえば緊急停止要
求の場合である。
アクセスし得るように、アンドゲート12と出力メモリ制
御入力端18との間にオアゲート15が配置されている。オ
アゲート15の入力端15′は一方ではアンドゲート12の出
力端12″と、また他方では制御導線17を介して論理ユニ
ット２に接続されている。オアゲート15の出力端15″は
出力メモリ制御入力端18に接続されている。制御導線17
を介して出力されるレリーズ信号は通常の場合に値０を
有するので、オアゲート15の出力信号はアンドゲート12
の出力信号により決定される。しかし、制御導線17上の
レリーズ信号が値１をとると、コンパレータ６の出力信
号に無関係に新しい値が出力メモリセル４に記憶され得
る。このことは、出力メモリ４の出力信号が出力条件の
生起とは別の理由から切換えられなければならないとき
に常に必要である。このような場合の例はなかんずく制
御の開始および予測されない事象、たとえば緊急停止要
求の場合である。
上記の回路は離散的に構成されていてよい。しかしこ
の回路は好ましくは集積回路19に配置される。またこの
回路はモジュール構成のプログラム記憶式制御装置のモ
ジュールに使用可能である。
の回路は好ましくは集積回路19に配置される。またこの
回路はモジュール構成のプログラム記憶式制御装置のモ
ジュールに使用可能である。
フロントページの続き (56)参考文献 特開 平５−61804（ＪＰ，Ａ) 特開 昭62−229404（ＪＰ，Ａ) 特開 昭64−64034（ＪＰ，Ａ) 特開 平５−127708（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05B 19/00 - 19/05
Claims (4)
- 【請求項１】出力条件が生起したとき制御すべきプロセ
ス（Ｐ）にプロセス信号を出力するための方法におい
て、出力すべきプロセス信号が論理ユニット（２）を介
して一時メモリ（８）に記憶された後出力メモリ（４）
に伝達され、制御すべきプロセス（Ｐ）から供給される
入力信号および目標入力信号を供給されるコンパレータ
（６）により出力条件の生起が監視され、コンパレータ
（６）が制御すべきプロセス（Ｐ）から供給される入力
信号と目標入力信号とを互いに比較し、かつ出力条件の
生起時に制御信号を発生し、この制御信号は論理ユニッ
ト（２）から供給された阻止信号とアンド演算され次い
で論理ユニット（２）から供給されたレリーズ信号とオ
ア演算された後出力メモリ（４）に伝達され、出力メモ
リ（４）はこの制御信号により一時メモリ（８）から伝
達されたプロセス信号を受入れ、制御すべきプロセス
（Ｐ）に出力することを特徴とするプロセス信号の出力
方法。 - 【請求項２】論理ユニット（２）と、論理ユニット
（２）に入力端（８′）が接続された一時メモリ（８）
と、一時メモリ（８）の出力端（８″）に接続された出
力メモリ（４）と、制御すべきプロセス（Ｐ）から読み
入れるべき入力信号と目標入力信号とを供給されプロセ
ス信号に対する出力条件の生起を監視するコンパレータ
（６）と、論理ユニット（２）に接続された入力端（1
2′）、コンパレータ（６）の出力端（６′）に接続さ
れた入力端（12′）及び出力端（12″）を有するアンド
ゲート（12）と、アンドゲート（12）の出力端（12″）
に接続された入力端（15′）、論理ユニット（２）に接
続された入力端（15′）及び出力メモリ（４）の制御入
力端（18）に接続された出力端（15″）を有するオアゲ
ート（15）とを備えたことを特徴とするプロセス信号の
出力回路。 - 【請求項３】集積回路（19）に集積されていることを特
徴とする請求項２記載の出力回路。 - 【請求項４】モジュール（Ｉ）に構成されていることを
特徴とする請求項２又は３記載の出力回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19514472A DE19514472A1 (de) | 1995-04-19 | 1995-04-19 | Ausgabeverfahren und zugehörige Ausgabeschaltung |
| DE19514472.4 | 1995-04-19 | ||
| PCT/DE1996/000538 WO1996033449A1 (de) | 1995-04-19 | 1996-03-28 | Ausgabeverfahren und zugehörige ausgabeschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10507859A JPH10507859A (ja) | 1998-07-28 |
| JP2922309B2 true JP2922309B2 (ja) | 1999-07-19 |
Family
ID=7759904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8531391A Expired - Lifetime JP2922309B2 (ja) | 1995-04-19 | 1996-03-28 | プロセス信号の出力方法及び出力回路 |
Country Status (8)
| Country | Link |
|---|---|
| EP (1) | EP0821815B1 (ja) |
| JP (1) | JP2922309B2 (ja) |
| KR (1) | KR19990007813A (ja) |
| CN (1) | CN1181821A (ja) |
| AT (1) | ATE181429T1 (ja) |
| DE (2) | DE19514472A1 (ja) |
| ES (1) | ES2135880T3 (ja) |
| WO (1) | WO1996033449A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101334651B (zh) * | 2007-06-27 | 2014-10-15 | 施耐德电器工业公司 | 可编程控制器及其通道选择方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD232622A3 (de) * | 1980-07-23 | 1986-02-05 | Ludwig Bachmann | Schaltungsanordnung fuer eine speicherprogrammierbare prozesssteuerung |
| DE3204098A1 (de) * | 1982-02-06 | 1983-08-18 | Olympia Werke Ag, 2940 Wilhelmshaven | Schaltungsanordnung zur ausgabe von steuerinformationen |
| JPH0638206B2 (ja) * | 1983-05-16 | 1994-05-18 | 光洋電子工業株式会社 | カウンタ装置 |
| JPS61118802A (ja) * | 1984-11-15 | 1986-06-06 | Fuji Electric Co Ltd | シ−ケンスコントロ−ラのプロセス入出力装置 |
| DE3803713C2 (de) * | 1988-02-08 | 1996-05-23 | Claas Ohg | Computer-Ein-Ausgabe-Schaltungsanordnung |
-
1995
- 1995-04-19 DE DE19514472A patent/DE19514472A1/de not_active Withdrawn
-
1996
- 1996-03-28 JP JP8531391A patent/JP2922309B2/ja not_active Expired - Lifetime
- 1996-03-28 KR KR1019970707336A patent/KR19990007813A/ko not_active Application Discontinuation
- 1996-03-28 ES ES96907291T patent/ES2135880T3/es not_active Expired - Lifetime
- 1996-03-28 EP EP96907291A patent/EP0821815B1/de not_active Expired - Lifetime
- 1996-03-28 CN CN96193288A patent/CN1181821A/zh active Pending
- 1996-03-28 WO PCT/DE1996/000538 patent/WO1996033449A1/de not_active Application Discontinuation
- 1996-03-28 AT AT96907291T patent/ATE181429T1/de not_active IP Right Cessation
- 1996-03-28 DE DE59602252T patent/DE59602252D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1181821A (zh) | 1998-05-13 |
| WO1996033449A1 (de) | 1996-10-24 |
| ES2135880T3 (es) | 1999-11-01 |
| JPH10507859A (ja) | 1998-07-28 |
| DE19514472A1 (de) | 1996-10-24 |
| KR19990007813A (ko) | 1999-01-25 |
| DE59602252D1 (de) | 1999-07-22 |
| EP0821815A1 (de) | 1998-02-04 |
| EP0821815B1 (de) | 1999-06-16 |
| ATE181429T1 (de) | 1999-07-15 |
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