JPH10507859A - 出力方法および付属の出力回路 - Google Patents

Abstract

(57)【要約】 出力メモリ制御入力端（１８）に書込み信号を与えられている際に出力メモリ入力端（４′′）を介して、出力メモリ出力端（４′′）を介して制御すべきプロセス（Ｐ）に出力され得るプロセス信号を記憶し得る出力メモリ（４）と、一時メモリ入力端（８′）を介して、一時メモリ出力端（８′′）を介して出力メモリセル（４）に伝達され得るプロセス信号を一時記憶し得る一時メモリ（８）と、一方では制御すべきプロセス（Ｐ）から読み入れるべき入力信号を、また他方では目標入力信号を供給されてプロセス信号に対する出力条件の生起を監視し得るコンパレータ（６）とを有し、その際に出力条件の生起時にコンパレータ報知出力端（６′）を介して制御信号が取り出し可能であり、その際に出力メモリ入力端（４′）が一時メモリ出力端（８′′）と、また出力メモリ制御入力端（１８）がコンパレータ報知出力端（６′）に接続されているプロセス信号に対する出力回路。

Description

【発明の詳細な説明】 出力方法および付属の出力回路 本発明は、出力条件の生起時に制御すべきプロセスにプロセス信号を出力する ためのプロセス信号に対する出力方法ならびに付属の出力回路に関する。 技術的プロセスの制御の際には、技術的プロセスから供給される入力信号を連 続的に監視し、監視の間はプロセスに供給される出力信号を保持し、また特定の 入力信号の入来の際に出力信号を切換えることがしばしば必要である。従来の技 術では切換点の到達が、この場合に割込みをレリーズするコンパレータにより監 視され、それによってプロセッサが中断され、出力を切換える。しかしその際に 予測可能でない割込み‐オフ時間に基づいて出力の切換の際に経過時間が相い異 なるという事態になり得る。さらに、出力の切換のための割込みプログラムがよ り優先度の高い割込みにより中断されることがある。その結果、出力が遅くしか 切換えられず、また正確に再現可能な反応時間で切換えられない。 ドイツ特許出願公開第3204098A1号明細書から、制御情報を出力するための回 路装置であって、タイマー回路を用いて設定可能な時間の経過後に中間メモリか らデータが周辺装置に渡される回路装置は公知である。 ヨーロッパ特許出願公開第0327720A1号明細書から、しきい値弁別器で入力信 号が目標値と比較される入力／出力回路が公知である。 本発明の課題は、再現可能な反応時間のもとに出力の迅速、簡単かつ確実な切 換を達成する方法および付属の回路を提供することにある。 この課題は、方法に関しては請求項１の特徴により、また回路に関しては請求 項４の特徴により解決される。 出力条件は任意の性質であってよい。たとえば、出力すべきプロセス信号が特 定の時間の到達の際に、または人間による特定のキーの押圧の際にレリーズされ ることが可能である。しかし一般に、出力すべきプロセス信号の出力端は、制御 すべきプロセスから供給される入力信号が目標入力信号と合致するとき、または 入力信号が最初は目標入力信号よりも小さく（または大きく）なるときに行われ る。従って両信号はコンパレータとして構成されている監視ユニットに供給され 、この監視ユニットが、供給された信号が等しい際に、または信号間の必要とさ れる関係が生ずる際に制御信号をレリーズする。入力信号はたとえば個々の２進 の入力信号の特定の組み合わせまたは特定の予め定められたカウンタ状態の到達 であってよい。 請求項２または請求項５の特徴により、プロセス信号がまだ完全に一時メモリ に記憶されていないときには、プロセス信号の出力を妨げることが可能である。 請求項３または請求項６の特徴により、出力条件が満足されていないときにも 出力メモリに新しい信号を書込むことが可能である。 他の利点および詳細は実施例の以下の説明から明らかにする。 図１はプログラム記憶式制御装置のモジュールである。 図１によれば、プログラム記憶式制御装置のモジュール１は論理ユニット２を 有する。論理ユニット２はバス３と接続可能である。バス３を介して論理ユニッ ト２はプログラム記憶式制御装置の図１中には示されていない他のモジュール、 特にプログラム記憶式制御装置の中央ユニットと通信できる。 モジュール１は出力メモリ４を介して出力信号を制御すべき技術的プロセスＰ に出力する。出力メモリ４はたとえばラッチとして構成されている。同じくモジ ュール１は、同じくラッチとして構成されている入力メモリ５を介して入力信号 をモジュール１に読み入れる。代替的に入力メモリ５はたとえばカウンタとして 、または直列インタフェースとして構成されていてもよい。読み入れられた入力 信号はモジュール１で目標入力信号と比較される。一致の際には出力メモリ４に 新しい出力信号が供給され、これらの新しい出力信号が出力メモリ４に記憶され 、またプロセスＰに出力される。これは下記のようにして行われる。 論理ユニット２には、どの入力信号パターンの際に出力信号が変更されなけれ ばならないか、またどの値をその後に出力すべきプロセス信号が有するかが記憶 されている。従って論理ユニット２はこの入力信号パターンを目標入力信号とし てコンパレータ６に記憶する。さらに論理ユニット２は導線７を介して出力すべ きプロセス信号を一時メモリ８の一時メモリ入力端８′に与える。次いで論理ユ ニット２が制御導線９を介して、同様にラッチとして構成されている一時メモリ ８を能動化する。それにより与えられているプロセス信号が一時メモリ８に受け 継がれ、そこに記憶され、また一時メモリ出力端８′′および導線１０を介して 出力メモリ４の出力メモリ入力端４′に伝達される。 誤った時点でのコンパレータ６の応答を避け得るように、コンパレータ６と出 力メモリ４との間にアンドゲート１２が配置されている。アンドゲート１２の各 入力端１２′はコンパレータ報知出力端６′と、または制御導線１１を介して論 理ユニット２に接続されている。一時メモリ８に出力すべきプロセス信号を記憶 し、またコンパレータ６に目標入力信号を設定する間に論理ユニット２は制御導 線１１を介して値０を有する阻止信号を出力する。それにより、コンパレータ６ の場合によっては早期の応答がアンドゲート１２で阻止される。メモリ過程の終 了後に論理ユニット２が制御導線１３を介してコンパレータ６を能動化する。さ らに、論理ユニット２は制御導線１１を介して出力される阻止信号を１にセット するので、アンドゲート１２の出力端１２′′はコンパレータ６の出力信号によ り決定される。 論理ユニット２はこの作動状態で連続的に制御導線１４を介して入力メモリ５ を能動化するので、連続的にプロセスＰから与えられる入力信号が入力メモリ５ に読み入れられ、また論理ユニット２およびコンパレータ６に伝達される。コン パレータ６は制御すべきプロセスＰから供給される入力信号と以前に論理ユニッ ト２から与えられた目標入力信号とを互いに比較する。両信号が一致するならば 、コンパレータ６が制御信号をレリーズし、この制御信号がコンパレータ出力端 ６′からアンドゲート１２およびオアゲート１５を介して出力メモリ４の出力メ モリ制御入力端１８に供給される。出力メモリ４はそれに基づいて一時メモリ８ から伝達されたプロセス信号を受け入れ、またそれらを出力メモリ出力端４′′ を介して制御すべきプロセスＰに出力する。 コンパレータ６は出力条件の生起をさらに制御導線１６を介して論理ユニット ２に報知するので、論理ユニット２は新たにコンパレータ６に新しい目標入力信 号を、また一時メモリ８に新しい出力すべきプロセス信号をロードし得る。こう して上記の過程がすぐ次の信号一致の際に繰り返される。 出力メモリ４にコンパレータ６の出力信号と無関係にアクセスし得るように、 アンドゲート１２と出力メモリ制御入力端１８との間にオアゲート１５が配置さ れている。オアゲート１５の入力端１５′は一方ではアンドゲート１２の出力端 １２′′と、また他方では制御導線１７を介して論理ユニット２に接続されてい る。オアゲート１５の出力端１５′′は出力メモリ制御入力端１８に接続されて いる。制御導線１７を介して出力されるレリーズ信号は通常の場合に値０を有す るので、オアゲート１５の出力信号はアンドゲート１２の出力信号により決定さ れる。しかし、制御導線１７上のレリーズ信号が値１をとると、コンパレータ６ の出力信号に無関係に新しい値が出力メモリセル４に記憶され得る。このことは 、出力メモリ４の出力信号が出力条件の生起とは別の理由から切換えられなけれ ばならないときに常に必要である。このような場合の例はなかんずく制御の開始 および予測されない事象、たとえば緊急停止要求の場合である。 上記の回路は離散的に構成されていてよい。しかしこの回路は好ましくは集積 回路１９に配置される。またこの回路はモジュール構成のプログラム記憶式制御 装置のモジュールに使用可能である。

Claims (1)

1. 【特許請求の範囲】 １．出力条件の生起時に制御すべきプロセス（Ｐ）にプロセス信号を出力するた めのプロセス信号に対する出力方法において、 出力すべきプロセス信号が一時メモリ（８）に記憶され、また一時メモリ（８ ）から出力メモリ（４）に伝達され、 出力条件が、制御すべきプロセス（Ｐ）から供給される入力信号および目標入 力信号を供給されるコンパレータ（６）によりその生起を監視され、 コンパレータ（６）が制御すべきプロセス（Ｐ）から供給される入力信号と目 標入力信号とを互いに比較し、また出力条件の生起時に制御信号を出力メモリ（ ４）に伝達し、 出力メモリ（４）が制御信号の存在の際に一時メモリ（８）から伝達されたプ ロセス信号を受け入れ、またそれを制御すべきプロセス（Ｐ）に出力する ことを特徴とする出力方法。 ２．出力すべきプロセス信号が論理ユニット（２）から供給され、 制御信号が先ず論理ユニット（２）から供給された阻止信号とアンド演算され 、また アンド演算された信号が出力メモリ（４）に伝達される ことを特徴とする請求項１記載の出力方法。 ３．アンド演算された信号が論理ユニット（２）から供給されたレリーズ信号と オア演算され、また オア演算された信号が出力メモリ（４）に伝達される ことを特徴とする請求項２記載の出力方法。 ４．プロセス信号に対する出力回路において、 出力メモリ制御入力端（１８）に書込み信号が与えられている際に出力メモリ 入力端（４′′）を介してプロセス信号が記憶され、この信号は出力メモリ出力 端（４′′）を介して制御すべきプロセス（Ｐ）に出力されるようにした出力メ モリ（４）と、 一時メモリ入力端（８′）を介してプロセス信号を一時記憶し、プロセス信号 を一時メモリ出力端（８′′）を介して出力メモリセル（４）に伝達する一時メ モリ（８）と、 一方では制御すべきプロセス（Ｐ）から読み入れるべき入力信号を、また他方 では目標入力信号を供給されてプロセス信号に対する出力条件の生起を監視し得 るコンパレータ（６）とを有し、その際に出力条件の生起時にコンパレータ報知 出力端（６′）を介して制御信号が取り出し可能であり、 その際に出力メモリ入力端（４′）が一時メモリ出力端（８′′）と、また出 力メモリ制御入力端（１８）がコンパレータ報知出力端（６′）に接続されてい る ことを特徴とする出力回路。 ５．一時メモリ入力端（８′）に接続されている論理ユニット（２）を有し、 ２つのアンドゲート入力端（１２′）および１つのアンドゲート出力端（１２ ′′）を有するアンドゲート（１２）を有し、 アンドゲート入力端（１２′）の各１つがコンパレータ報知出力端（６′）お よび論理ユニット（２）に接続されており、また アンドゲート出力端（１２′′）が出力メモリ制御入力端（１８）に接続され ている ことを特徴とする請求項４記載の出力回路。 ６．２つのオアゲート入力端（１５′）および１つのオアゲート出力端（１５′ ′）を有するオアゲート（１５）を有し、 オアゲート入力端（１５′）の各１つがアンＦゲート出力端（１２′′）およ び論理ユニット（２）に接続されており、また オアゲート出力端（１５′′）が出力メモリ制御入力端（１８）に接続されて いる ことを特徴とする請求項５記載の出力回路。 ７．集積回路（１９）に集積されていることを特徴とする請求項４ないし６の１ つに記載の出力回路。 ８．請求項４ないし７の１つによる出力回路を有するモジュール構成のプログラ ム記憶式制御装置のモジュール。