【発明の詳細な説明】
出力方法および付属の出力回路
本発明は、出力条件の生起時に制御すべきプロセスにプロセス信号を出力する
ためのプロセス信号に対する出力方法ならびに付属の出力回路に関する。
技術的プロセスの制御の際には、技術的プロセスから供給される入力信号を連
続的に監視し、監視の間はプロセスに供給される出力信号を保持し、また特定の
入力信号の入来の際に出力信号を切換えることがしばしば必要である。従来の技
術では切換点の到達が、この場合に割込みをレリーズするコンパレータにより監
視され、それによってプロセッサが中断され、出力を切換える。しかしその際に
予測可能でない割込み‐オフ時間に基づいて出力の切換の際に経過時間が相い異
なるという事態になり得る。さらに、出力の切換のための割込みプログラムがよ
り優先度の高い割込みにより中断されることがある。その結果、出力が遅くしか
切換えられず、また正確に再現可能な反応時間で切換えられない。
ドイツ特許出願公開第3204098A1号明細書から、制御情報を出力するための回
路装置であって、タイマー回路を用いて設定可能な時間の経過後に中間メモリか
らデータが周辺装置に渡される回路装置は公知である。
ヨーロッパ特許出願公開第0327720A1号明細書から、しきい値弁別器で入力信
号が目標値と比較される入力／出力回路が公知である。
本発明の課題は、再現可能な反応時間のもとに出力の迅速、簡単かつ確実な切
換を達成する方法および付属の回路を提供することにある。
この課題は、方法に関しては請求項１の特徴により、また回路に関しては請求
項４の特徴により解決される。
出力条件は任意の性質であってよい。たとえば、出力すべきプロセス信号が特
定の時間の到達の際に、または人間による特定のキーの押圧の際にレリーズされ
ることが可能である。しかし一般に、出力すべきプロセス信号の出力端は、制御
すべきプロセスから供給される入力信号が目標入力信号と合致するとき、または
入力信号が最初は目標入力信号よりも小さく（または大きく）なるときに行われ
る。従って両信号はコンパレータとして構成されている監視ユニットに供給され
、この監視ユニットが、供給された信号が等しい際に、または信号間の必要とさ
れる関係が生ずる際に制御信号をレリーズする。入力信号はたとえば個々の２進
の入力信号の特定の組み合わせまたは特定の予め定められたカウンタ状態の到達
であってよい。
請求項２または請求項５の特徴により、プロセス信号がまだ完全に一時メモリ
に記憶されていないときには、プロセス信号の出力を妨げることが可能である。
請求項３または請求項６の特徴により、出力条件が満足されていないときにも
出力メモリに新しい信号を書込むことが可能である。
他の利点および詳細は実施例の以下の説明から明らかにする。
図１はプログラム記憶式制御装置のモジュールである。
図１によれば、プログラム記憶式制御装置のモジュール１は論理ユニット２を
有する。論理ユニット２はバス３と接続可能である。バス３を介して論理ユニッ
ト２はプログラム記憶式制御装置の図１中には示されていない他のモジュール、
特にプログラム記憶式制御装置の中央ユニットと通信できる。
モジュール１は出力メモリ４を介して出力信号を制御すべき技術的プロセスＰ
に出力する。出力メモリ４はたとえばラッチとして構成されている。同じくモジ
ュール１は、同じくラッチとして構成されている入力メモリ５を介して入力信号
をモジュール１に読み入れる。代替的に入力メモリ５はたとえばカウンタとして
、または直列インタフェースとして構成されていてもよい。読み入れられた入力
信号はモジュール１で目標入力信号と比較される。一致の際には出力メモリ４に
新しい出力信号が供給され、これらの新しい出力信号が出力メモリ４に記憶され
、またプロセスＰに出力される。これは下記のようにして行われる。
論理ユニット２には、どの入力信号パターンの際に出力信号が変更されなけれ
ばならないか、またどの値をその後に出力すべきプロセス信号が有するかが記憶
されている。従って論理ユニット２はこの入力信号パターンを目標入力信号とし
てコンパレータ６に記憶する。さらに論理ユニット２は導線７を介して出力すべ
きプロセス信号を一時メモリ８の一時メモリ入力端８′に与える。次いで論理ユ
ニット２が制御導線９を介して、同様にラッチとして構成されている一時メモリ
８を能動化する。それにより与えられているプロセス信号が一時メモリ８に受け
継がれ、そこに記憶され、また一時メモリ出力端８′′および導線１０を介して
出力メモリ４の出力メモリ入力端４′に伝達される。
誤った時点でのコンパレータ６の応答を避け得るように、コンパレータ６と出
力メモリ４との間にアンドゲート１２が配置されている。アンドゲート１２の各
入力端１２′はコンパレータ報知出力端６′と、または制御導線１１を介して論
理ユニット２に接続されている。一時メモリ８に出力すべきプロセス信号を記憶
し、またコンパレータ６に目標入力信号を設定する間に論理ユニット２は制御導
線１１を介して値０を有する阻止信号を出力する。それにより、コンパレータ６
の場合によっては早期の応答がアンドゲート１２で阻止される。メモリ過程の終
了後に論理ユニット２が制御導線１３を介してコンパレータ６を能動化する。さ
らに、論理ユニット２は制御導線１１を介して出力される阻止信号を１にセット
するので、アンドゲート１２の出力端１２′′はコンパレータ６の出力信号によ
り決定される。
論理ユニット２はこの作動状態で連続的に制御導線１４を介して入力メモリ５
を能動化するので、連続的にプロセスＰから与えられる入力信号が入力メモリ５
に読み入れられ、また論理ユニット２およびコンパレータ６に伝達される。コン
パレータ６は制御すべきプロセスＰから供給される入力信号と以前に論理ユニッ
ト２から与えられた目標入力信号とを互いに比較する。両信号が一致するならば
、コンパレータ６が制御信号をレリーズし、この制御信号がコンパレータ出力端
６′からアンドゲート１２およびオアゲート１５を介して出力メモリ４の出力メ
モリ制御入力端１８に供給される。出力メモリ４はそれに基づいて一時メモリ８
から伝達されたプロセス信号を受け入れ、またそれらを出力メモリ出力端４′′
を介して制御すべきプロセスＰに出力する。
コンパレータ６は出力条件の生起をさらに制御導線１６を介して論理ユニット
２に報知するので、論理ユニット２は新たにコンパレータ６に新しい目標入力信
号を、また一時メモリ８に新しい出力すべきプロセス信号をロードし得る。こう
して上記の過程がすぐ次の信号一致の際に繰り返される。
出力メモリ４にコンパレータ６の出力信号と無関係にアクセスし得るように、
アンドゲート１２と出力メモリ制御入力端１８との間にオアゲート１５が配置さ
れている。オアゲート１５の入力端１５′は一方ではアンドゲート１２の出力端
１２′′と、また他方では制御導線１７を介して論理ユニット２に接続されてい
る。オアゲート１５の出力端１５′′は出力メモリ制御入力端１８に接続されて
いる。制御導線１７を介して出力されるレリーズ信号は通常の場合に値０を有す
るので、オアゲート１５の出力信号はアンドゲート１２の出力信号により決定さ
れる。しかし、制御導線１７上のレリーズ信号が値１をとると、コンパレータ６
の出力信号に無関係に新しい値が出力メモリセル４に記憶され得る。このことは
、出力メモリ４の出力信号が出力条件の生起とは別の理由から切換えられなけれ
ばならないときに常に必要である。このような場合の例はなかんずく制御の開始
および予測されない事象、たとえば緊急停止要求の場合である。
上記の回路は離散的に構成されていてよい。しかしこの回路は好ましくは集積
回路１９に配置される。またこの回路はモジュール構成のプログラム記憶式制御
装置のモジュールに使用可能である。DETAILED DESCRIPTION OF THE INVENTION
Output method and attached output circuit
The present invention outputs a process signal to a process to be controlled when an output condition occurs.
And an output circuit attached to the process signal.
In controlling the technical process, input signals supplied from the technical process are linked.
Monitors continuously, holds output signals supplied to the process during monitoring, and
It is often necessary to switch the output signal upon the arrival of an input signal. Conventional technique
In operation, the arrival of the switching point is monitored in this case by a comparator which releases an interrupt.
Is viewed, thereby interrupting the processor and switching the output. But at that time
Unpredictable interrupts-different elapsed times when switching outputs based on off-time
It can happen. Furthermore, an interrupt program for switching the output is required.
May be interrupted by a higher priority interrupt. As a result, only slow output
It does not switch and does not switch with exactly reproducible reaction times.
A circuit for outputting control information from German Patent Application No. 320 4098 A1
Path device, the intermediate memory after an elapse of a time that can be set using a timer circuit.
Circuit devices in which data is passed to peripheral devices are well known.
From EP-A-0327720A1, the input signal with a threshold discriminator
Input / output circuits are known in which the signal is compared to a target value.
The object of the present invention is to provide a quick, simple and reliable switching of the output with reproducible reaction times.
It is an object of the present invention to provide a method and an associated circuit for accomplishing this.
This object is achieved according to the features of claim 1 for the method and for the circuit.
Item 4 is solved.
The output condition may be of any nature. For example, if the process signal to be output is
Release when a certain time is reached or when a specific key is pressed by a human
It is possible to However, in general, the output end of the process signal to be output is controlled
When the input signal supplied from the process to be matched with the target input signal, or
This occurs when the input signal is initially smaller (or larger) than the target input signal.
You. Thus, both signals are fed to a monitoring unit configured as a comparator.
This monitoring unit can be used when the signals supplied are equal or between signals.
Release the control signal when the relationship occurs. The input signals are, for example, individual binary
A particular combination of input signals or a certain predetermined counter state is reached
It may be.
According to the features of claim 2 or claim 5, the process signal is still completely in temporary memory
, The output of the process signal can be prevented.
According to the third or sixth aspect, even when the output condition is not satisfied,
It is possible to write a new signal to the output memory.
Other advantages and details will become apparent from the following description of the embodiments.
FIG. 1 shows a module of the program storage control device.
According to FIG. 1, the module 1 of the program storage control device comprises the logical unit 2
Have. The logical unit 2 can be connected to the bus 3. Logic unit via bus 3
2 is another module of the program storage type controller which is not shown in FIG.
In particular, it can communicate with the central unit of the program storage controller.
The module 1 comprises a technical process P for controlling the output signals via the output memory 4.
Output to The output memory 4 is configured as, for example, a latch. Same moji
Module 1 receives an input signal via an input memory 5, also configured as a latch.
Into module 1. Alternatively, the input memory 5 is, for example, as a counter
, Or as a serial interface. Read input
The signal is compared in module 1 with a target input signal. In the case of a match, the output memory 4
New output signals are supplied and these new output signals are stored in the output memory 4.
, And output to the process P. This is performed as follows.
The logic unit 2 must change the output signal at any input signal pattern.
Must be remembered and which values have the process signal to be subsequently output
Have been. Therefore, the logic unit 2 uses this input signal pattern as a target input signal.
Stored in the comparator 6. Furthermore, the logic unit 2 should output via conductor 7
A process signal to a temporary memory input 8 'of the temporary memory 8. Then logic unit
A temporary memory in which the knit 2 is also configured as a latch via a control lead 9
8 is activated. The process signal given thereby is received in the temporary memory 8.
Via the temporary memory output 8 '' and the conductor 10
It is transmitted to the output memory input 4 'of the output memory 4.
In order to avoid the response of the comparator 6 at the wrong time,
An AND gate 12 is arranged between the input and output memory 4. AND gate 12
The input terminal 12 'is connected to the comparator notification output terminal 6' or via the control line 11.
Connected to the management unit 2. Stores process signals to be output to temporary memory 8
During the setting of the target input signal to the comparator 6, the logic unit 2
An inhibition signal having the value 0 is output via line 11. Thereby, the comparator 6
In some cases, the early response is blocked by the AND gate 12. End of memory process
After that, the logic unit 2 activates the comparator 6 via the control line 13. Sa
Furthermore, the logic unit 2 sets the blocking signal output via the control line 11 to 1.
Therefore, the output terminal 12 ″ of the AND gate 12 depends on the output signal of the comparator 6.
Is determined.
In this operating state, the logic unit 2 is continuously connected via the control line 14 to the input memory 5.
Is activated, so that the input signal continuously given from the process P
And transmitted to the logic unit 2 and the comparator 6. Con
The parator 6 receives the input signal supplied from the process P to be controlled and the logic unit previously.
And the target input signal provided from the test 2 is compared with each other. If both signals match
, The comparator 6 releases the control signal, and this control signal is
6 'through an AND gate 12 and an OR gate 15 to output the output
It is supplied to the memory control input terminal 18. The output memory 4 is based on the temporary memory 8
And transmits them to the output memory output 4 ''.
To the process P to be controlled via
Comparator 6 also determines the occurrence of an output condition via a control line 16 through a logic unit.
2, the logic unit 2 newly sends a new target input signal to the comparator 6.
And the temporary memory 8 can be loaded with a new process signal to be output. like this
The above process is then repeated at the next signal match.
In order to access the output memory 4 independently of the output signal of the comparator 6,
An OR gate 15 is arranged between the AND gate 12 and the output memory control input terminal 18.
Have been. The input 15 'of the OR gate 15 is on the one hand the output of the AND gate 12.
12 '' and, on the other hand, to the logic unit 2 via a control line 17.
You. The output terminal 15 "of the OR gate 15 is connected to the output memory control input terminal 18.
I have. The release signal output via the control line 17 normally has the value 0
Therefore, the output signal of the OR gate 15 is determined by the output signal of the AND gate 12.
It is. However, if the release signal on control lead 17 takes the value 1, comparator 6
A new value can be stored in the output memory cell 4 irrespective of the output signal of. This means
The output signal of the output memory 4 must be switched for a reason other than the occurrence of the output condition.
Always needed when you have to. Examples of such cases are, inter alia, the start of control
And unexpected events, such as an emergency stop request.
The above circuit may be discretely configured. But this circuit is preferably integrated
The circuit 19 is arranged. In addition, this circuit is a module-structured program storage control
Can be used for equipment modules.