JP2878306B2 - メモリーカートリッジ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリカートリッジに関し、特に、音源信
号を切り換えて左右出力とする擬似ステレオ音発生装置
を有するテレビゲーム機や携帯用液晶ゲーム機などのビ
デオゲーム機に着脱自在に装着されるメモリカートリッ
ジに関する。

〔従来技術〕

従来、この種のビデオゲーム機では、その効果音を発
生するために、ディジタル的に記憶した音声信号をモノ
ラル音として発生していたが、ステレオ音を発生するも
のはなかった。

〔発明が解決しようとする課題〕

上述の従来技術を応用して、メモリに左右の音声デー
タをディジタル的に記憶しておき、音声合成の手法によ
ってステレオ音を発生することは、コンピュータ技術を
使えば可能である。しかしながら、この場合には、モノ
ラル音を発生する場合に比べて、メモリ容量がほぼ２倍
に増大し、しかも左右別々の音声合成回路（音源）が必
要となるので、回路構成が複雑となり高価となる。

なお、擬似的なステレオ音を発生するものとして、実
開昭58−66800号公報があるが、これはAMチューナの受
信信号から擬似的なステレオ音を発生するものであり、
ビデオゲーム機の効果音の発生のためには利用できな
い。

それゆえに、この発明の主たる目的は、簡単な回路で
擬似的にステレオ音を発生することができる擬似ステレ
オ音発生装置を備えるゲーム機に用いる、新規なメモリ
カートリッジを提供することである。

〔課題を解決するための手段〕

この発明は、メモリカートリッジからのデータに従っ
て音源信号を発生する音源信号発生手段、およびその入
力端子が音源信号発生手段の出力に接続されかつその出
力端子が第１および第２の音声信号出力部に接続され、
スイッチング動作によって音源信号発生手段の出力を選
択的に第１または第２の音声信号出力部に出力するスイ
ッチング手段を備えるゲーム機本体に着脱自在に装着さ
れるメモリカートリッジであって、一連の音楽を表すよ
うに音長に関する音長データ，音程に関する音程データ
および左右を指定する左右データを予め記憶しておくた
めの第１の記憶手段、および第１の記憶手段からデータ
を所定のタイミングで読み取るためのプログラムを記憶
しておくための第２の記憶手段を備え、ゲーム機本体に
おいて、読み取ったデータに従って音長データおよび音
程データならびに左右データを設定し、音長データおよ
び音程データに従って音源信号発生手段を制御し、左右
データに従ってスイッチング手段を制御することを特徴
とする、メモリカートリッジである。

〔作用〕

ゲーム機本体においては、音源信号発生手段によって
発生された音源信号がスイッチング動作によって選択的
に第１または第２の音声信号出力部に出力され、それに
よって、擬似的にステレオ音を生じるようにされてい
る。第１の記憶手段には、たとえば楽譜テーブルによっ
て、一連の音楽を表すように音長データ，音程データお
よび左右データを予め記憶しておく。そして、第２の記
憶手段のプログラムの進行に従ってその楽譜テーブルか
ら音長データ，音程データおよび左右データを所定のタ
イミングで読み取る。読み取った音程データに従って音
源信号発生手段からの音程が決定され、音長データに従
ってその音程の持続時間が設定される。左右データに従
って、上述のスイッチング手段における右出力または左
出力のスイッチング動作が行われる。このようにして、
一連の音楽が擬似ステレオ音として発生される。

〔発明の効果〕

この発明によれば、メモリカートリッジに左右データ
を記憶させ、その左右データに従って右出力または左出
力を選択するようにしているので、擬似ステレオ音が容
易に発生できる。

この発明の上述の目的，その他の目的，特徴および利
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。

〔実施例〕

第２図はこの発明が適用され得る携帯用液晶ゲーム装
置の一例を示す斜視図である。この携帯用液晶ゲーム装
置（以下、単に「ゲーム装置」という）10は本体12を含
み、その本体12の上面には、ドットマトリクス方式に従
って表示セグメントがドット配列されたLCDパネル14が
設けられる。

この本体12の裏面上部には、図示しない挿入口が設け
られ、その挿入口には、第２図において２点鎖線で示す
ようにメモリカートリッジ16が着脱自在に装着される。
そして、このメモリカートリッジ16のプログラムROM
（図示せず）には、後に詳細に説明するように、ゲーム
プログラムデータが記憶されるとともに、擬似ステレオ
音を発生するための音長データ，音程データおよび左右
データが記憶されている。したがって、メモリカートリ
ッジ16がゲーム装置10に装着されると、ゲームプログラ
ムが実行され、LCDパネル14上にゲームのための画像が
表示されるとともに、そのゲームのための音楽が擬似ス
テレオ音として発生される。

そして、本体12の上面にはそのようにしてLCDパネル1
4に表示されたゲームキャラクタを移動させるときなど
に操作する十字キースイッチ18が設けられる。この十字
キーは４つの方向指示部を有し、そのいずれかを押し
て、ゲームキャラクタを上または下もしくは左または右
に動かすことができる。

第３図を参照して、上述のメモリカートリッジ16は、
32ピンコネクタ20によって、ケース12内に内蔵されたCP
U22に接続される。CPU22は、CPUコア24を含み、このCPU
コア24がそれぞれのバス26a,26bおよび26cによって32ピ
ンコネクタ20に接続される。したがって、メモリカート
リッジ16が装着されたとき、CPUコア24とメモリカート
リッジ16とが接続される。

CPUコア24には、さらに、ポート27を介して第１図に
示す十字キースイッチ18などのキーマトリクスが接続さ
れる。そして、CPUコア24に関連して、内部RAM28および
内部ROM30が設けられ、内部ROM30はメモリ切換回路32に
よって第１のメモリ空間が選択されているときのみ、CP
Uコア24によってアクセスされる。

CPUコア24は、DMAコントローラ34の制御の下で、ライ
ンバッファ36を介して、LCDコントローラ38に表示デー
タを出力する。そして、LCDコントローラ38は、LCD表示
RAMインタフェース40を介して、表示RAM42に接続され
る。表示RAM42は、図示しないが、キャラクタRAMおよび
VRAMを含む。したがって、LCDコントローラ38は、CPUコ
ア24から出力された表示データを表示RAM42からのLCDド
ライブ信号に変換する。すなわち、CPU24からの表示デ
ータがキャラクタRAMおよびVRAMのアドレスを指定し、
キャラクタRAMおよびVRAMからは、キャラクタ信号およ
びオブジェクト（背景）信号が出力され、それぞれの信
号がLCDコントローラ38によって合成されてLCDドライブ
信号となる。

そして、このLCDドライブ信号は、LCDドライブ信号バ
ッファ44を介して、LCDコモンドライバ46およびLCDセグ
メントドライバ48に与えられる。したがって、LCDコモ
ンドライバ46およびLCDセグメントドライバ48によってC
PUコア24からの表示データに従った画像がLCDパネル14
上に表示される。

なお、輝度ボリューム50が設けられ、この輝度ボリュ
ーム50はLCDバッファアンプ52に接続され、したがって
輝度ボリューム50を操作することによって、LCDパネル1
4上の輝度を調整することができる。

また、メモリ切換回路32によって、詳細は省略する
が、CPUコア24からのアドレスデータが“00FFH"（ただ
し、最下位の“H"は16進表示であることを示す）までな
らば、第４図において右上がりの斜線で示す第１のメモ
リ空間を選択し、アドレスデータが“0100H"以降のと
き、アドレスデータが“7FFFH"を超えるまで、第４図に
おいて右下がりの斜線で示す第２のメモリ空間を選択す
る。したがって、このメモリ切換回路32によってCPUコ
ア24のアクセス可能なメモリを切り換えた前後において
は、第４図において斜線で示すようなメモリ構成とな
る。すなわち、第２のメモリ空間が選択されていると
き、メモリカートリッジ16のアドレス“0100H"〜“7FFF
H"までに記憶されているプログラムが実行可能となる。

なお、キャラクタRAM,VRAM,後述のそれぞれが８ビッ
トのNR11〜NR14およびNR50〜NR52などを含む各種レジス
タ，内部RAMについては、メモリ切換回路32は作用しな
いので、常時、CPUコア24によってアクセス可能であ
る。

前述のCPUコア24には、発振回路24aが接続され、この
発振回路24aの出力を受けて、サウンド回路541,542,543
および544によってそれぞれ種類の異なる音源信号を作
成する。なお、このようなサウンド回路541〜544として
は、たとえば第５図図示の回路が利用され得る。

第５図にはサウンド回路541が他のサウンド回路542〜
544を代表して詳細に図示されるが、他のサウンド回路5
42〜544においてはレジスタ番号“i"（NRi1〜NRi4）が
異なるだけであるので、ここではサウンド回路541のみ
を説明して他の説明は省略する。

前述の発振回路24からの基本クロックｆが1/4分周器7
4によって1/4分周されたのちアンドゲート76の一方入力
に与えられる。イニシャルレジスタ78としてはレジスタ
NR14の最上位ビットD7が用いられ、このイニシャルレジ
スタ78が“1"として設定されたとき、Ｒ−Ｓフリップフ
ロップ80がセットされ、アンドゲート80を介して、1/4
分周器74の出力が周波数カウンタ82に与えられる。

周波数カウンタ82はプログラマブル分周器として構成
され、その分周比は周波数設定レジスタ84によって設定
される。周波数設定レジスタとしては、レジスタNR13の
全ビットD0〜D7とおよびNR14の下位３ビットD0〜D2との
計11ビットが用いられる。このようにして、周波数カウ
ンタ82に周波数データすなわち音程相関データが設定さ
れる。

レジスタNR11の上位２ビットであるデューティ比設定
レジスタ86にデューティ比たとえば12.5％,25％,50％ま
たは75％を選択するデータ“00〜11"が設定される。デ
ューティ比設定レジスタ86に設定されたデューティ比に
従って、デューティ回路88が、入力された周波数カウン
タ82の出力デューティ比を変更する。それによって、周
波数カウンタ82から出力されるその音程の音色が変化さ
れる。このデューティ回路88の出力がアンドゲート90の
一方入力に与えられる。

さらに、発振回路24aからの長さクロック（256Hz）
が、長さ設定レジスタ92によって設定される長さカウン
タ94に与えられる。長さ設定レジスタ92としては、レジ
スタNR11の下位６ビットD0〜D5が利用される。そして、
長さカウンタ94は、長さクロックを長さ設定レジスタ92
に設定された値だけカウントする間“1"を出力し、その
出力がアンドゲート60の一方入力に与えられる。その結
果、D/Aコンバータ96は、長さカウンタ94で設定した時
間長さの間、デューティ回路88の出力を受ける。したが
って、長さ設定レジスタ92および長さカウンタ94によっ
て、１つの音符または休符の長さ（16分,8分,4分,2分，
・・・）すなわち音長が設定される。

エンベロープステップＮレジスタ98としてはレジスタ
NR12の下位３ビットD0〜D2が利用され、そこには、発生
されるサウンド出力の振幅を漸減または漸増する際の最
小単位時間である1/64秒を１ステップとするステップの
数Ｎが設定される。設定されたステップ数Ｎは、発振回
路24aからのエンベロープクロック（64Hz）を受ける1/N
分周器100に設定される。したがって、1/N分周器100は
設定されたステップ数Ｎだけクロックをカウントする時
間“1"を出力する。すなわち、1/N分周器100によって、
振幅を漸減または漸増させるタイミング毎に、エンベロ
ープカウンタ102にカウント入力を与える。

エンベロープカウンタ102には、レジスタNR12の上位
５ビットであるエンベロープ初期値レジスタ104によっ
て、エンベロープの初期値が設定される。したがって、
エンベロープカウンタ102は、1/N分周器100からのカウ
ント入力が与えられる都度、設定された初期値からイン
クリメントされる。そのカウント結果がD/Aコンバータ9
6に与えられる。なお、アップ／ダウンレジスタ106（こ
れはレジスタNR12の第４ビットD3である）によってD/A
コンバータ96において漸増させるのかまたは漸減させる
のかが区別される。

D/Aコンバータ96では、デューティ回路88から出力さ
れるパルス列をエンベロープカウンタ102のカウント値
に依存する大きさの振幅を有するアナログサウンド出力
として出力する。このサウンド出力がこのサウンド回路
541の出力となる。

なお、デコーダ108はエンベロープ初期値レジスタ104
のデータとアップ／ダウンレジスタ106のデータとを受
け、エンベロープ初期値がゼロでかつダウン方向が指示
されているとき、デコード出力をRSフリップフロップ80
のリセット入力として与えるとともに、D/Aコンバータ9
6の不能動化信号として与える。そのため、この状態で
は、このサウンド回路541の動作が停止される。

同様にして、他のサウンド回路542〜544からもサウン
ド出力が得られる。

サウンド回路541〜544から出力されるそれぞれの音源
信号は、サウンドコントロール回路58によって処理さ
れ、擬似的にステレオ音となった２つの音声信号として
出力される。サウンドコントロール回路58から出力され
る２つの音声信号は、サウンドアンプ60によって増幅さ
れた後、スピーカ62に与えられ、もしくはヘッドホーン
64に与えられる。なお、サウンドアンプ60に関連して、
音量調整ボリューム66が設けられる。

第１図を参照して、サウンドコントロール回路58が詳
細に図示される。サウンドコントロール回路58は、サウ
ンド回路541,542,543,544のそれぞれの出力すなわち音
源信号を受けるそれぞれ１対のアナログスイッチ681Lお
よび681R,682Lおよび682R,683Lおよび683R,684Lおよび6
84Rのそれぞれの入力端子に与えられる。アナログスイ
ッチ681L,682L,683Lおよび684Lの出力端子は電子ボリュ
ーム72Lの入力に共通接続され、他方のアナログスイッ
チ681R,682R,683Rおよび684Rの出力端子は電子ボリュー
ム72Rの入力に共通接続される。そして、電子ボリュー
ム72Lおよび72Rのそれぞれの出力すなわち音声信号は、
サウンドアンプ60に含まれる２つのアンプ60Lおよび60R
によってそれぞれ増幅された後、第１および第２の音声
出力SO1およびSO2として出力される。この実施例では、
アンプ60Lからの出力が左信号として、アンプ60Rからの
信号が右信号としてそれぞれ利用される。

サウンド回路541〜544のオンまたはオフを制御するた
めに、CPUコア24に含まれるレジスタNR52が用いられ
る。このレジスタNR52は８ビットレジスタであり、最上
位ビットD7に“1"が設定されるとサウンド回路541〜544
がすべて動作状態となり、“0"が設定されるとすべて停
止状態となる。そして、下位４ビットD0〜D3がサウンド
回路オンフラグとして利用され、サウンド回路541〜544
がオンしているとき、該当のビットに“1"が書き込まれ
る。

アナログスイッチ681L〜684Rは、CPUコア24に含まれ
るレジスタNR51によって制御される。このレジスタNR51
も８ビットレジスタであり、下位４ビットD0,D1,D2およ
びD3に“1"を設定したとき、アナログスイッチ681L,682
L,683Lおよび684Lがオンされ、上位４ビットD4,D5,D6お
よびD7に“1"を設定したとき、アナログスイッチ681R,6
82R,683Rおよび684Rがそれぞれオンされる。ビットD0〜
D7のいずれかに“0"が設定されると、その対応のアナロ
グスイッチはオフされ、このときにはサウンド回路541
〜544からの音源信号は電子ボリューム72Lまたは72Rに
与えられない。

CPUコア24に設けられたレジスタNR50の２ビットD3お
よびD7がアナログスイッチ70Lおよび70Rのオンまたはオ
フの制御のために利用される。アナログスイッチ70Lお
よび70Rは外部からの音源信号VINを電子ボリューム72L
または72Rに与えるものである。たとえば、サウンド回
路541〜544とは別に外部に音源回路を設けた場合、その
音源信号がVINとして入力され、アナログスイッチ70Lま
たは70Rによってオンまたはオフされる。

レジスタNR50の下位３ビットD0〜D2によって、電子ボ
リューム72Lの出力レベルをコントロールする。すなわ
ち、この３ビットに“000〜111"を設定することによ
り、電子ボリューム72Lの出力レベルを最小から最大ま
でコントロールする。また、レジスタNR50の別の３ビッ
トD4〜D6に“000〜111"を設定することにより、電子ボ
リューム72Rの出力レベルを最小から最大までコントロ
ールする。

これらのレジスタNR50,NR51およびNR52に、メモリカ
ートリッジ16の第４図で示すアドレス“0100H〜7FFFH"
に予め記憶されている後述のプログラムデータに従って
適宜のレジスタの適宜のビットに“1"または“0"を設定
しあるいは書き込むことによって、アナログスイッチ68
1L〜684R等の上述の制御が行われる。

或る実施例では、サウンド回路541がメロディ音源と
して、サウンド回路542〜544がそれぞれリズム音源とし
て利用される。第６図に示す小節についてみると、メロ
ディはこの４小節は左右同じメロディを出力するよう
に、この期間中アナログスイッチ681Lおよび681Rはとも
にオン状態とされる。したがって、レジスタNR51のビッ
トD0およびD4にともに“1"が設定されればよい。

サウンド回路542で発生される第１のリズム音源につ
いてみると、第１小節では音声出力SO1が出力され、音
声出力SO2が出力されない。したがって、この第１小節
では、後述のようにレジスタNR51のビットD1に“1"、ビ
ットD5に“0"がそれぞれ設定され、アナログスイッチ68
2Lがオン、アナログスイッチ682Rがオフされる。第２小
節では、レジスタNR51のビットD1およびD5にともに“1"
が設定され、２つのアナログスイッチ682Lおよび682Rが
ともにオンされ。したがって、音声出力SO1およびSO2が
ともに出力される。第３小節では、第１小節とは逆に、
レジスタNR51のビットD1に“0"が、ビットD5に“1"がそ
れぞれ書き込まれるので、アナログスイッチ682Lがオ
フ、682Rがオンされ、音声出力SO1が出力されず、音声
出力SO2が出力される。以下同様である。

サウンド回路543で発生される第２のリズム音源につ
いてみると、第１小節では、レジスタNR51のビットD2に
“1"が、ビットD6に“0"がそれぞれ設定されるため、ア
ナログスイッチ683Lがオンされ、アナログスイッチ683R
がオフされ、したがって音声出力SO1が出力され、音声
出力SO2は出力されていない。第２小節では、逆に、レ
ジスタNR51のビットD2に“0"が、ビットD6に“1"が書き
込まれ、アナログスイッチ683Lがオフされ、アナログス
イッチ683Rがオンされしたがって、音声出力SO1が出力
されず、音声出力SO2が出力される。以下同様である。

サウンド回路544によって形成される第３のリズム音
源についてみると、第１小節では、レジスタNR51のビッ
トD3に“1"が、ビットD7に“0"メモリカートリッジそれ
ぞれ書き込まれ、アナログスイッチ684Lがオンされ、ア
ナログスイッチ684Rがオフされる。そのため、この第１
小節では、音声出力SO1が出力され、音声出力SO2は出力
されない。第２小節では、逆に、レジスタNR51のビット
D3に“0"、ビットD7に“1"が設定され、アナログスイッ
チ684Lがオフされ、アナログスイッチ684Rがオンされ
る。したがって、音声出力SO1が出力されず、音声出力S
O2が出力される。以下同様である。

このようにして、サウンド回路541からのメロディ音
とサウンド回路542〜544からのリズム音とが、適宜アナ
ログスイッチ681R〜684Rによってオンまたはオフされ、
４つの音源信号が合成されて、電子ボリューム72Lおよ
び72Rに与えられる。その結果、電子ボリューム72Lおよ
び72Rによってその出力レベルが個別に制御され、メロ
ディとリズムとが合成された左右別々の音声出力SO1お
よびSO2がアンプ60Lおよび60Rから出力される。

次に、このような音楽の発生を制御するプログラムに
ついて説明する。まず、メモリカートリッジ16のプログ
ラムROM（図示せず）には、以下のような周波数（音
程）データテーブル，音符（音長）データテーブルおよ
び左右データテーブルがそれぞれ予め記憶されている。

周波数データテーブルにおいて、アドレスFREQD＋０
およびFREQD＋１にはそれぞれ“00"および“00"が設定
され、その２つのアドレスによって、休符が表される。
また、アドレスFREQD＋２およびFREQD＋３には、データ
“01"および“AB"が記憶され、それによって音の高さす
なわち音程Ｃが表される。同じようにして、アドレスFR
EQD＋４およびFREQD＋５に音程Ｃ♯が、そして後続する
アドレスにおいて音程D,D♯,E,・・・が設定される。

また、音符データテーブルのアドレスONPU＋０にはデ
ータ“06"が記憶され、それによって、このアドレスONP
U＋０には16分音符（または休符）に相当する音長が設
定される。同じようにして、後続するアドレスには、８
分音符,4分音符,2分音符，全音符，付点４分音符，付点
２分音符，・・・（またはそれらに相当する休符）の音
長が設定される。

さらに、メモリカートリッジ16のプログラムROMに
は、以下に示す楽譜データテーブルが予め記憶される。
この楽譜データテーブルは、第６図に示す具体的な音楽
のサウンド２（リズム１）について示すものであるが、
以下の説明から、他のサウンド1,サウンド３およびサウ
ンド４についてもそれぞれ同様の楽譜データテーブルが
予め記憶されていることは容易に理解されるであろう。
なお、以下の楽譜データテーブルにおいて、音符（休
符）番号は、第６図のサウンド２に示した各小節内の音
符または休符の連続番号を示す。

楽譜データテーブルのアドレスGAKUFU＋0,GAKUFU＋１
およびGAKUFU＋２の３つのアドレスによって、第６図の
サウンド２の音符（または休符）番号11が示される。す
なわち、アドレスGAKUFU＋０には、この音符または休符
番号11が４分休符を表すので、音符データテーブルのア
ドレスONPU＋２すなわち“02"を設定し、アドレスGAKUF
U＋１は周波数データテーブルのアドレスFREQD＋０すな
わち“00"を設定し、アドレスGAKUFU＋２には、左右デ
ータテーブルのデータ“01"を設定する。同じように、
楽譜データテーブルのアドレスGAKUFU＋3,GAKUFU＋４お
よびGAKUFU＋５において、音符（休符）番号12のデータ
が設定される。すなわち、アドレスGAKUFU＋３には、音
符（休符）番号12が４分音符を表すため、音符データテ
ーブルのアドレスONPU＋２すなわち“02"を設定し、ア
ドレスGAKUFU＋４には、この４分音符の音程が“E"であ
るので、周波数データテーブルのアドレスFREQD＋Ａ“0
A"を設定する。アドレスGAKUFU＋５には、先のアドレス
GAKUFU＋２と同様に、“01"の左右データを設定する。
以下同様にして、連続する３つのアドレスGAKUFUの最初
のアドレスに音符データテーブルのアドレスONPUを設定
し、次のアドレスに周波数データテーブルのアドレスFR
EQDを設定し、最後のアドレスに左右データを設定す
る。

次に、第７図を参照して、音楽ルーチンについて説明
する。音楽ルーチンの最初のステップS1において、楽譜
データテーブルの先頭アドレスGAKUFU＋０を設定すると
ともに、CPUコア24内に形成された音符トレースカウン
タCUNTMをクリアし、そして第５図に示す長さカウンタ9
4と同じように音符または休符の長さをカウントするよ
うにCPUコア24内に形成されているタイマTIMにデータ
“01"を設定する。なお、タイマTIMに初期設定するデー
タ“01"は、音楽ルーチンの最初に設定され、最初の音
符または休符のデータを読み出すタイミングを決める。

そして、ステップS2において、タイマTIMをデクリメ
ントし、ステップS3においてそのタイマTIMがタイムア
ップしたかどうかすなわちTIM＝０になったかどうかを
判断する。そして、TIM＝０になるまで、ステップS2に
戻ってタイマTIMのデクリメントが繰り返される。

最初は、音符トレースカウンタCUNTMの値ｎとして
“0"が設定される。そして、ステップS4において、その
音符トレースカウンタCUNTMの値ｎに従って、楽譜デー
タテーブルのアドレスGAKUFU＋ｎから、音符データテー
ブルのアドレスＨ（ONPU＋Ｈ）を読み出す。

ステップS5において、先のステップS4におけるデータ
Ｈが“FF"であるかどうかを判断する。すなわち、この
ステップS5で、音楽ルーチンが終了するのかどうかを判
断する。終了でないなら、ステップS6以降の各ステップ
が実行され、各音符（または休符）毎に、音長データ，
周波数データおよび左右データがそれぞれのレジスタす
なわちCPUコア24に設定される。

ステップS6において、音符データテーブルのアドレス
ONPU＋Ｈから音符（または休符）データすなわち音長デ
ータＬを読み出す。そして、ステップS7において、前述
のタイマTIMにそのデータたとえば先の第６図のサウン
ド２の音符（または休符）番号11について言えば音長デ
ータ“18"が設定される。このようにして、ステップS4
〜S7によって、音符（または休符）データすなわち音長
データがセットされる。

次のステップS8において、音符トレースカウンタCUNT
Mをインクリメントする。したがって、音符トレースカ
ウンタCUNTMは“ｎ＋1"となる。そのカウンタの値に従
って楽譜データテーブルのアドレスGAKUFU＋ｎのデータ
すなわち周波数データテーブルのアドレスＱ（FREQD＋
＋Ｑ）周波数データテーブルのアドレスFREQD＋Ｑか
ら、周波数データＸを読み出す（ステップS10）ととも
に、ステップS11において、周波数データテーブルのア
ドレスFREQD＋Ｑ＋１からデータＹを読み出す。

そして、ステップS12において、Ｘ＝Ｙ＝０かどう
か、すなわち読み出された周波数データテーブルのデー
タが休符データであるのか音符データであるのかを判断
する。もし音符データであれば、すなわちステップS12
において“YES"と判断されれば、ステップS13におい
て、先の第５図に示す周波数設定レジスタ84すなわちレ
ジスタNRi3にステップS10で読み出した周波数データＸ
を設定し、レジスタNRi4にステップS11で読み出した周
波数データＹを読み出す。また、ステップS12において
休符であると判断した場合には、ステップS14におい
て、第５図のエンベロープ初期値レジスタ104すなわち
レジスタNRi2の上位４ビットD4〜D7に“0000"を設定す
るとともに、アップ／ダウンレジスタ106すなわちレジ
スタNRi2のビットD3に“0"を設定する。それによって、
デコーダ108からデコーダ信号か出力され、D/Aコンバー
タ96からのサウンド出力が停止される。

なお、ここにおいて“i"は、サウンド回路541〜544の
“1"から“4"までの値である。

このようにして、ステップ８〜ステップS13（またはS
14）によって、第５図に示すサウンド回路に周波数デー
タが設定される。

そして、次のステップS15において、音符レースカウ
ンタCUNTMをインクリメントする。ステップS16におい
て、その音符トレースカウンタCUNTMのカウント値ｎ＋
２に従って、楽譜データテーブルのアドレスGAKUFU＋ｎ
＋２からのデータＤを読み出す。そして、ステップS17
において、読み出したデータを第１図に示すレジスタNR
51に設定する。このようにして、ステップS15〜S17によ
って、左右データが設定される。

なお、上述の楽譜データテーブルにおいては、すべて
の音符または休符に対して左右データを記憶するように
していたが、前の左右データに対して変化があったとき
だけその左右データを書き込むようにすれば、メモリ容
量の節約が可能になろう。

最後に、ステップS18においてカウンタCUNTMをインク
リメントして、プロセスはステップS2にリターンする。

なお、この発明は、実施例で説明した携帯用ゲーム機
にだけでなく、他のゲーム機にも、そして他の電子機器
にも同様に適用できるものであることは勿論である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図である。 第２図はこの発明が適用され得る携帯用液晶ゲーム装置
の一例を示す斜視図である。 第３図は第１図装置の全体構成を示すブロック図であ
る。 第４図は第２図のメモリマップを示す図解図である。 第５図は第３図に含まれるサウンド回路の一例を示す回
路図である。 第６図は第１図実施例によって発生される具体的な音楽
を表す楽譜である。 第７図はプログラムROMに予め記憶されている音楽ルー
チンを示すフロー図である。 図において、24はCPUコア、541〜544はサウンド回路、5
8サウンドコントロール回路、681L〜684L,681R〜684R,7
0L,70Rはアナログスイッチ、72L,72Rは電子ボリュー
ム、60,60L,60Rはサウンドアンプ、82は周波数カウン
タ、84は周波数設定レジスタ、92は長さ設定レジスタ、
94は長さカウンタ、NR11,NR12,NR13,NR14,NR50,NR51,NR
52はレジスタを示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】メモリカートリッジからのデータに従って
   音源信号を発生する音源信号発生手段、およびその入力
   端子が前記音源信号発生手段の出力に接続されかつその
   出力端子が第１および第２の音声信号出力部に接続さ
   れ、スイッチング動作によって前記音源信号発生手段の
   出力を選択的に前記第１または第２の音声信号出力部に
   出力するスイッチング手段を備えるゲーム機本体に着脱
   自在に装着されるメモリカートリッジであって、 一連の音楽を表すように音長に関する音長データ，音程
   に関する音程データおよび左右を指定する左右データを
   予め記憶しておくための第１の記憶手段、および 前記第１の記憶手段から前記データを所定のタイミング
   で読み取るためのプログラムを記憶しておくための第２
   の記憶手段を備え、 前記ゲーム機本体において、前記読み取ったデータに従
   って前記音長データおよび音程データならびに左右デー
   タを設定し、前記音長データおよび音程データに従って
   前記音源信号発生手段を制御し、前記左右データに従っ
   て前記スイッチング手段を制御することを特徴とする、
   メモリカートリッジ。
2. 【請求項２】前記第１の記憶手段は音長データテーブル
   および音程データテーブルを含み、 前記音長データテーブルには使用可能な複数の音長毎に
   それを表す音長データが予め記憶されていて、前記音程
   データテーブルには使用可能な複数の音程毎にそれを表
   す音程データが予め記憶されていて、 前記第１の記憶手段は、さらに前記一連の音楽を表す楽
   譜データテーブルを含み、前記楽譜データテーブルには
   前記音長データテーブルおよび前記音程データテーブル
   のアドレスならびに前記左右データが予め記憶されてい
   て、それによって前記プログラムに従って前記音長デー
   タおよび音程データならびに左右データが読み出され
   る、請求項１記載のメモリカートリッジ。