JP2867928B2 - マイクロステップドライバ回路 - Google Patents
マイクロステップドライバ回路Info
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- JP2867928B2 JP2867928B2 JP7261915A JP26191595A JP2867928B2 JP 2867928 B2 JP2867928 B2 JP 2867928B2 JP 7261915 A JP7261915 A JP 7261915A JP 26191595 A JP26191595 A JP 26191595A JP 2867928 B2 JP2867928 B2 JP 2867928B2
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Description
【０００１】
【発明の属する技術分野】本発明はマイクロステップド
ライバ回路に関し、特にマイクロコンピュータ（以下マ
イコン制御と称す）によりプリンタヘッドの駆動を行う
ためのマイクロステップドライバ回路に関する。
ライバ回路に関し、特にマイクロコンピュータ（以下マ
イコン制御と称す）によりプリンタヘッドの駆動を行う
ためのマイクロステップドライバ回路に関する。
【０００２】
【従来の技術】従来のこの種のマイクロステップドライ
バ回路の例として、１９８８年５月１日に株式会社工業
調査会より発行された加藤一著による「小型モータ制御
用ＩＣ」のＰ．７３〜７４に示されたものがあり、図４
にその回路を示している。
バ回路の例として、１９８８年５月１日に株式会社工業
調査会より発行された加藤一著による「小型モータ制御
用ＩＣ」のＰ．７３〜７４に示されたものがあり、図４
にその回路を示している。
【０００３】この種のドライバ回路では、高効率駆動化
を図るために、駆動コイルのリアクタンス分によるエネ
ルギ蓄積効果を利用し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔ
ｈＭｏｄｕｌａｔｉｏｎ）チョッパのデューティ値を変
化させることにより、駆動コイルに流れる電流値を、高
速回転時には大きくし、低速回転時や停止時には小さく
し、駆動電力を無駄なく利用するようになっている。
を図るために、駆動コイルのリアクタンス分によるエネ
ルギ蓄積効果を利用し、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔ
ｈＭｏｄｕｌａｔｉｏｎ）チョッパのデューティ値を変
化させることにより、駆動コイルに流れる電流値を、高
速回転時には大きくし、低速回転時や停止時には小さく
し、駆動電力を無駄なく利用するようになっている。
【０００４】図４を参照すると、モータＭ１の負荷電流
ＩM は抵抗ＲS により検出されて電圧に変換され、コン
パレータ５の−入力端子へ印加される。
ＩM は抵抗ＲS により検出されて電圧に変換され、コン
パレータ５の−入力端子へ印加される。
【０００５】一方、基準電圧１（ＶREF ）はマイコン
（図示せず）からのディジタル信号６に応じたステップ
電圧を有するアナログ電圧に、Ｄ／Ａ（ディジタル／ア
ナログ）コンバータ２にて変換される。このアナログ電
圧は、ＰＷＭスイッチングのためのオシレータ３からの
三角波信号と混合器４で混合され、コンパレータ５の＋
入力とされる。尚、このオシレータ３の三角波信号は一
般的には約２０ｋＨｚとされる。
（図示せず）からのディジタル信号６に応じたステップ
電圧を有するアナログ電圧に、Ｄ／Ａ（ディジタル／ア
ナログ）コンバータ２にて変換される。このアナログ電
圧は、ＰＷＭスイッチングのためのオシレータ３からの
三角波信号と混合器４で混合され、コンパレータ５の＋
入力とされる。尚、このオシレータ３の三角波信号は一
般的には約２０ｋＨｚとされる。
【０００６】従って、このコンパレータ５の出力はモー
タ負荷電流に応じて、デューティ値が変化する様になっ
ており、このＰＷＭ出力により、チョッピング用トラン
ジスタＱ２〜Ｑ４をオンオフ制御することで、モータＭ
１の駆動が行われる様になっている。
タ負荷電流に応じて、デューティ値が変化する様になっ
ており、このＰＷＭ出力により、チョッピング用トラン
ジスタＱ２〜Ｑ４をオンオフ制御することで、モータＭ
１の駆動が行われる様になっている。
【０００７】尚、Ｒ１，Ｒ２は抵抗を示しており、ＭＯ
ＳトランジスタＱ１は相オン／オフ用パワーＭＯＳＦＥ
Ｔであり、マイコンからの制御信号７によりオン／オフ
制御される。
ＳトランジスタＱ１は相オン／オフ用パワーＭＯＳＦＥ
Ｔであり、マイコンからの制御信号７によりオン／オフ
制御される。
【０００８】図２（Ａ）に図４の回路の負荷電流ＩM の
波形図を示しており、（Ｂ）はプリンタヘッドのリター
ン指示の信号波形であり図４のＭＯＳトランジスタＱ１
のゲート入力７である。
波形図を示しており、（Ｂ）はプリンタヘッドのリター
ン指示の信号波形であり図４のＭＯＳトランジスタＱ１
のゲート入力７である。
【０００９】
【発明が解決しようとする課題】図４に示す従来のマイ
クロステップドライバ回路においては、プリンタヘッド
リターン時の負荷電流制御はＤ／Ａコンバータ２のディ
ジタル信号６のみにより行うようになっているので、そ
のディジタル入力信号６の生成部がカウンタ構成の場合
でかつプリンタヘッド駆動用のマイクロステップドライ
バ回路の場合、例えば、ヘッドリターン指令タイミング
と最大負荷電流を発生できるタイミングとの間に、時間
のずれを生じる（図２（Ａ）参照）ために、ヘッドリタ
ーン動作が遅れることになる。
クロステップドライバ回路においては、プリンタヘッド
リターン時の負荷電流制御はＤ／Ａコンバータ２のディ
ジタル信号６のみにより行うようになっているので、そ
のディジタル入力信号６の生成部がカウンタ構成の場合
でかつプリンタヘッド駆動用のマイクロステップドライ
バ回路の場合、例えば、ヘッドリターン指令タイミング
と最大負荷電流を発生できるタイミングとの間に、時間
のずれを生じる（図２（Ａ）参照）ために、ヘッドリタ
ーン動作が遅れることになる。
【００１０】また、Ｄ／Ａコンバータ２のアナログ出力
電圧ＶDAC はディジタル入力信号６により決定され、０
Ｖ〜ＶREF ×（１５／１６）の１６段階とされているた
めに、相切換え時に、ＶDAC ＝ＶREF とはならず、ＶRE
F ／１６の電圧ロスを生じることになり、結果的に最大
トルクに影響が生ずることになる。
電圧ＶDAC はディジタル入力信号６により決定され、０
Ｖ〜ＶREF ×（１５／１６）の１６段階とされているた
めに、相切換え時に、ＶDAC ＝ＶREF とはならず、ＶRE
F ／１６の電圧ロスを生じることになり、結果的に最大
トルクに影響が生ずることになる。
【００１１】以上の如く、従来のマイクロステップドラ
イバ回路では、プリンタヘッドのリターン時にステッピ
ングモータの負荷電流がピーク値に到達するまでにかな
りの時間（上記例では、１４０ｍｓ）がかかり、最大ト
ルク発生までの時間ずれが大となっている。また、最大
電圧がＶREF とはなり得ず、最大トルクの減少ともなっ
ている。同様に、ヘッド起動時においても最大トルク発
生までの時間ずれが大きくなる。
イバ回路では、プリンタヘッドのリターン時にステッピ
ングモータの負荷電流がピーク値に到達するまでにかな
りの時間（上記例では、１４０ｍｓ）がかかり、最大ト
ルク発生までの時間ずれが大となっている。また、最大
電圧がＶREF とはなり得ず、最大トルクの減少ともなっ
ている。同様に、ヘッド起動時においても最大トルク発
生までの時間ずれが大きくなる。
【００１２】本発明の目的は、ヘッド起動時やリターン
時に外部指令タイミングに応答して時間のずれなく直ち
に最大電流を流すことができる様にしたマイクロステッ
プドライバ回路を提供することである。
時に外部指令タイミングに応答して時間のずれなく直ち
に最大電流を流すことができる様にしたマイクロステッ
プドライバ回路を提供することである。
【００１３】本発明による他の目的は、Ｄ／Ａコンバー
タに起因する電圧ロスをなくして最大電圧を基準電圧Ｖ
REF と等しくすることができる様にしたマイクロステッ
プドライバ回路を提供することである。
タに起因する電圧ロスをなくして最大電圧を基準電圧Ｖ
REF と等しくすることができる様にしたマイクロステッ
プドライバ回路を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、ステッ
ピングモータを駆動するマイクロステップドライバ回路
であって、前記ステッピングモータの負荷電流に応じた
電圧を生成する手段と、外部からのディジタル駆動信号
に応じたアナログ電圧を生成するＤ／Ａ変換手段と、こ
のアナログ電圧と前記負荷電流に応じた電圧とを比較し
てこの比較出力に応じて前記ステッピングモータの駆動
をなす駆動手段と、外部指令に応答してリセットパルス
を生成してこのリセットパルスの発生期間前記アナログ
電圧を前記駆動手段が最大駆動電流となる基準電圧に設
定するリセット手段とを含み、前記外部指令は前記ステ
ッピングモータで駆動されるプリンタヘッドのリターン
時に生成される信号であることを特徴とするマイクロス
テップドライバ回路が得られる。
ピングモータを駆動するマイクロステップドライバ回路
であって、前記ステッピングモータの負荷電流に応じた
電圧を生成する手段と、外部からのディジタル駆動信号
に応じたアナログ電圧を生成するＤ／Ａ変換手段と、こ
のアナログ電圧と前記負荷電流に応じた電圧とを比較し
てこの比較出力に応じて前記ステッピングモータの駆動
をなす駆動手段と、外部指令に応答してリセットパルス
を生成してこのリセットパルスの発生期間前記アナログ
電圧を前記駆動手段が最大駆動電流となる基準電圧に設
定するリセット手段とを含み、前記外部指令は前記ステ
ッピングモータで駆動されるプリンタヘッドのリターン
時に生成される信号であることを特徴とするマイクロス
テップドライバ回路が得られる。
【００１５】
【発明の実施の形態】本発明の作用を述べる。起動時や
ヘッドリターン時等の低速時からの立上げ時において、
リセットパルスを発生させ、このリセットパルスの発生
に応答して、Ｄ／Ａコンバータの出力に代えてＤ／Ａコ
ンバータの基準電圧をＶREF をそのままコンパレータの
入力とする様にして、最大電圧をロスなく直ちに発生さ
せるようにしている。
ヘッドリターン時等の低速時からの立上げ時において、
リセットパルスを発生させ、このリセットパルスの発生
に応答して、Ｄ／Ａコンバータの出力に代えてＤ／Ａコ
ンバータの基準電圧をＶREF をそのままコンパレータの
入力とする様にして、最大電圧をロスなく直ちに発生さ
せるようにしている。
【００１６】図１は、本発明の実施例の回路ブロック図
であり、図４と同等部分は同一符号にて示している。図
４と異なる部分についてのみ説明すると、Ｄ／Ａコンバ
ータ２の入出力間を短絡開放制御するためのトランジス
タＱ５を設けており、このトランジスタＱ５のオンオフ
制御をリセットパルス生成回路８からのリセットパルス
により行う。このリセットパルス生成回路８は外部から
の例えばヘッドリターン信号９に応答して一定期間リセ
ットパルスを生成するものであり、そのパルス幅は抵抗
Ｒ３，コンデンサＣ１の時定数により選定自在となって
いる。
であり、図４と同等部分は同一符号にて示している。図
４と異なる部分についてのみ説明すると、Ｄ／Ａコンバ
ータ２の入出力間を短絡開放制御するためのトランジス
タＱ５を設けており、このトランジスタＱ５のオンオフ
制御をリセットパルス生成回路８からのリセットパルス
により行う。このリセットパルス生成回路８は外部から
の例えばヘッドリターン信号９に応答して一定期間リセ
ットパルスを生成するものであり、そのパルス幅は抵抗
Ｒ３，コンデンサＣ１の時定数により選定自在となって
いる。
【００１７】他の構成は図４のそれと同じであり、その
説明は省略する。
説明は省略する。
【００１８】かかる構成において、定常時はヘッドリタ
ーン信号は生成されておらず、よってリセットパルスも
生成されていないために、トランジスタＱ５はオフであ
る。従って、Ｄ／Ａコンバータ２のマイコンからのディ
ジタル入力信号６に応じてＶREF がステップ的に変化す
る様になっている。
ーン信号は生成されておらず、よってリセットパルスも
生成されていないために、トランジスタＱ５はオフであ
る。従って、Ｄ／Ａコンバータ２のマイコンからのディ
ジタル入力信号６に応じてＶREF がステップ的に変化す
る様になっている。
【００１９】このアナログ電圧が混合器４にてオシレー
タ３からの三角波信号と混合されてコンパレータの＋入
力となっている。よって、コンパレータ５の出力には負
荷電流ＩM に応じたＰＷＭ制御されたチョッピング電圧
が生成され、トランジスタＱ２〜Ｑ４がオンオフ制御さ
れることにより、モータＭ１の負荷電流の制限がなされ
る。
タ３からの三角波信号と混合されてコンパレータの＋入
力となっている。よって、コンパレータ５の出力には負
荷電流ＩM に応じたＰＷＭ制御されたチョッピング電圧
が生成され、トランジスタＱ２〜Ｑ４がオンオフ制御さ
れることにより、モータＭ１の負荷電流の制限がなされ
る。
【００２０】ヘッドリターン信号９が入力されると、リ
セットパルス生成回路８から抵抗Ｒ３とコンデンサＣ１
とにより定まる一定幅のリセットパルスが出力される。
このリセットパルスの存在期間トランジスタＱ５はオン
となり、Ｄ／Ａコンバータ２の入出力間は短絡される。
よって、Ｄ／Ａコンバータ２の出力には基準電圧ＶREF
がそのまま導出されるのである。
セットパルス生成回路８から抵抗Ｒ３とコンデンサＣ１
とにより定まる一定幅のリセットパルスが出力される。
このリセットパルスの存在期間トランジスタＱ５はオン
となり、Ｄ／Ａコンバータ２の入出力間は短絡される。
よって、Ｄ／Ａコンバータ２の出力には基準電圧ＶREF
がそのまま導出されるのである。
【００２１】その結果、コンパレータ５においては、こ
のＶREF とＩM ×ＲS との比較がなされ、その比較結果
によりトランジスタＱ２のオン／オフが決定されること
になるために、最大負荷電流が直ちにモータＭ１へ供給
されることになる。
のＶREF とＩM ×ＲS との比較がなされ、その比較結果
によりトランジスタＱ２のオン／オフが決定されること
になるために、最大負荷電流が直ちにモータＭ１へ供給
されることになる。
【００２２】図２の（Ｃ）にはその様子を示す波形例が
示されている。図２の（Ａ），（Ｃ）を比較しても明ら
かな様に、相切換え信号の発生に応答して直ちに最大負
荷電流（ＶREF ／ＲS ）を流すことができ、従来例の如
く、１４０ｍｓ遅れて（ＶREF ／ＲS ）×（１５／１
６）の最大電流に比し、時間的にも電流値的にも改善さ
れていることが判る。
示されている。図２の（Ａ），（Ｃ）を比較しても明ら
かな様に、相切換え信号の発生に応答して直ちに最大負
荷電流（ＶREF ／ＲS ）を流すことができ、従来例の如
く、１４０ｍｓ遅れて（ＶREF ／ＲS ）×（１５／１
６）の最大電流に比し、時間的にも電流値的にも改善さ
れていることが判る。
【００２３】本発明では、ヘッドリターン信号９に応答
して最大負荷電流を発生させているので、マイクロステ
ップ動作のみをマイコン制御するのみで良く、最大負荷
電流の発生プログラム等は考慮する必要がなくなる。
して最大負荷電流を発生させているので、マイクロステ
ップ動作のみをマイコン制御するのみで良く、最大負荷
電流の発生プログラム等は考慮する必要がなくなる。
【００２４】図３は本発明の実施例を適用したシステム
全体構成図であり、図１と同等部分は同一符号にて示し
ている。本例は、プリンタヘッド１３のリターン時の衝
撃を圧電素子１４にて電圧変換し、ヘッドリターン信号
９を生成する様にしたものである。
全体構成図であり、図１と同等部分は同一符号にて示し
ている。本例は、プリンタヘッド１３のリターン時の衝
撃を圧電素子１４にて電圧変換し、ヘッドリターン信号
９を生成する様にしたものである。
【００２５】尚、ＣＰＵ１２はＤ／Ａコンバータ２への
ディジタル入力信号６，プリンタヘッド１３への制御信
号，ロジック回路１１への制御信号を生成するものであ
る。ロジック回路１１は相オン／オフ用パワーＭＯＳＦ
ＥＴトランジスタＱ１のゲート信号７を生成するもので
ある。このヘッドリターン信号９として、電源投入時の
起動時やヘッドリターン時のモード切換え等に信号を入
力して、低速動作時に直ちに大電流を供給して、高速ド
ライブを可能とすることができる。
ディジタル入力信号６，プリンタヘッド１３への制御信
号，ロジック回路１１への制御信号を生成するものであ
る。ロジック回路１１は相オン／オフ用パワーＭＯＳＦ
ＥＴトランジスタＱ１のゲート信号７を生成するもので
ある。このヘッドリターン信号９として、電源投入時の
起動時やヘッドリターン時のモード切換え等に信号を入
力して、低速動作時に直ちに大電流を供給して、高速ド
ライブを可能とすることができる。
【００２６】
【発明の効果】叙上の如く、本発明によれば、外部指令
信号が発生されてから最大出力を得るまでの時間を、リ
セットパルス生成回路の動作時間とリセットトランジス
タＱ５のスイッチング時間のみの時間ロス（約数１０ｍ
ｓ）に短縮でき、よって低速動作時からの高速起動が速
やかに行えるという効果がある。
信号が発生されてから最大出力を得るまでの時間を、リ
セットパルス生成回路の動作時間とリセットトランジス
タＱ５のスイッチング時間のみの時間ロス（約数１０ｍ
ｓ）に短縮でき、よって低速動作時からの高速起動が速
やかに行えるという効果がある。
【００２７】また、最大負荷電流もＤ／Ａコンバータの
基準電圧ＶREF をそのまま使用して生成されるので、電
圧ロスもないという効果もある。更に、リセットパルス
の発生のためのソフトが必要ないので、Ｄ／Ａコンバー
タへの入力はカウンタ出力のみとすれば良いという効果
もある。
基準電圧ＶREF をそのまま使用して生成されるので、電
圧ロスもないという効果もある。更に、リセットパルス
の発生のためのソフトが必要ないので、Ｄ／Ａコンバー
タへの入力はカウンタ出力のみとすれば良いという効果
もある。
【図１】本発明の実施例の回路構成図である。
【図２】（Ａ）は従来回路の動作波形図、（Ｂ）はヘッ
ドリターン信号のタイミング図、（Ｃ）は本発明の実施
例の動作波形図である。
ドリターン信号のタイミング図、（Ｃ）は本発明の実施
例の動作波形図である。
【図３】本発明の一実施例を用いたシステム全体構成図
である。
である。
【図４】従来のマイクロステップドライバ回路の例を示
す図である。
す図である。
１ 基準電圧ＶREF ２ Ｄ／Ａコンバータ ３ オシレータ ４ 混合器 ５ コンパレータ ６ ディジタル信号 ８ リセットパルス生成回路 ９ ヘッドリターン信号 １０ チョッピング回路 １１ ロジック回路 １２ ＣＰＵ １３ プリンタヘッド １４ 圧電素子 Ｃ１ コンデンサ Ｒ１〜Ｒ３，ＲＳ 抵抗 Ｍ１ モータ Ｑ１〜Ｑ５ トランジスタ
Claims (3)
- 【請求項１】ステッピングモータを駆動するマイクロス
テップドライバ回路であって、前記ステッピングモータ
の負荷電流に応じた電圧を生成する手段と、外部からの
ディジタル駆動信号に応じたアナログ電圧を生成するＤ
／Ａ変換手段と、このアナログ電圧と前記負荷電流に応
じた電圧とを比較してこの比較出力に応じて前記ステッ
ピングモータの駆動をなす駆動手段と、外部指令に応答
してリセットパルスを生成してこのリセットパルスの発
生期間前記アナログ電圧を前記駆動手段が最大駆動電流
となる基準電圧に設定するリセット手段とを含み、前記
外部指令は前記ステッピングモータで駆動されるプリン
タヘッドのリターン時に生成される信号であることを特
徴とするマイクロステップドライバ回路。 - 【請求項２】前記Ｄ／Ａ変換手段は前記基準電圧を前記
ディジタル信号に応じたレベルの電圧に変換して出力す
るよう構成されており、前記リセット手段は前記リセッ
トパルスの発生期間前記Ｄ／Ａ変換手段の出力電圧に代
えて前記基準電圧を出力するようにしたことを特徴とす
る請求項１記載のマイクロステップドライバ回路。 - 【請求項３】前記リセットパルスは前記ステッピングモ
ータの低速動作時に生成されるようにしたことを特徴と
する請求項１または２記載のマイクロステップドライバ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261915A JP2867928B2 (ja) | 1995-10-11 | 1995-10-11 | マイクロステップドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261915A JP2867928B2 (ja) | 1995-10-11 | 1995-10-11 | マイクロステップドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107696A JPH09107696A (ja) | 1997-04-22 |
| JP2867928B2 true JP2867928B2 (ja) | 1999-03-10 |
Family
ID=17368508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7261915A Expired - Fee Related JP2867928B2 (ja) | 1995-10-11 | 1995-10-11 | マイクロステップドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867928B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246196A (ja) * | 1988-08-03 | 1990-02-15 | Hitachi Ltd | ステツピングモータ制御方式 |
| JPH05207797A (ja) * | 1992-01-24 | 1993-08-13 | Sony Corp | ステッピングモータの駆動方式 |
-
1995
- 1995-10-11 JP JP7261915A patent/JP2867928B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09107696A (ja) | 1997-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980414 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |
|
| LAPS | Cancellation because of no payment of annual fees |