JP2864536B2 - データ変換装置 - Google Patents
データ変換装置Info
- Publication number
- JP2864536B2 JP2864536B2 JP14278989A JP14278989A JP2864536B2 JP 2864536 B2 JP2864536 B2 JP 2864536B2 JP 14278989 A JP14278989 A JP 14278989A JP 14278989 A JP14278989 A JP 14278989A JP 2864536 B2 JP2864536 B2 JP 2864536B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- conversion
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Feedback Control In General (AREA)
- Control By Computers (AREA)
- Control Of Position Or Direction (AREA)
Description
【発明の詳細な説明】 《発明の分野》 この発明は、センサコントローラ、アブソリュート型
エンコーダ用のロータリポジショナ、デジタル処理タイ
プのファジーコントローラ等として用いて好適なデータ
変換装置の改良に関する。
エンコーダ用のロータリポジショナ、デジタル処理タイ
プのファジーコントローラ等として用いて好適なデータ
変換装置の改良に関する。
《発明の概要》 この発明は２組のアドレス端子及びデータ端子を持つ
DP−RAM（デュアルポートラム）等のメモリを含み、そ
の一方の組を制御部に接続し、かつ他方の組を入・出力
回路に直結させることにより、オンラインでのデータ変
換の高速処理を可能とし、制御内容の変更に容易に対応
できるようにしたものである。
DP−RAM（デュアルポートラム）等のメモリを含み、そ
の一方の組を制御部に接続し、かつ他方の組を入・出力
回路に直結させることにより、オンラインでのデータ変
換の高速処理を可能とし、制御内容の変更に容易に対応
できるようにしたものである。
《従来技術とその問題点》 従来のデータ変換装置としては、ロータリポジショナ
やセンサコントローラ等のように、複数ビットの入力デ
ータを一定の変換テーブルにしたがってそれぞれ該当す
る出力データに変換するようにしたものがある。このよ
うなデータ変換装置にあっては、変換テーブルの書替え
処理のみならず書替えが終了した変換テーブルに基づく
入出力変換動作についても、制御部のCPUを介して行な
うようになされている。
やセンサコントローラ等のように、複数ビットの入力デ
ータを一定の変換テーブルにしたがってそれぞれ該当す
る出力データに変換するようにしたものがある。このよ
うなデータ変換装置にあっては、変換テーブルの書替え
処理のみならず書替えが終了した変換テーブルに基づく
入出力変換動作についても、制御部のCPUを介して行な
うようになされている。
そのため、入力データが到来してから出力データが得
られるまでの応答時間はCPUの処理速度に大きく影響さ
れているので、応答時間を１〜5ms以下に短縮して変換
処理の高速化を図ることができないという問題があっ
た。
られるまでの応答時間はCPUの処理速度に大きく影響さ
れているので、応答時間を１〜5ms以下に短縮して変換
処理の高速化を図ることができないという問題があっ
た。
そこで、このようなデータテーブル変換の高速化処理
を図るため、ROM等のメモリ素子をそのまま用いた方式
のデータ変換装置も最近使用されている。この方式のデ
ータ変換装置は主としてデジタルファジーコントローラ
やアブソリュート型エンコーダなどに適用されており、
その構成は、EP−ROM等の入力側にはアドレスバスが接
続されており、また、出力側にはデータバスが接続され
ており、これらのバスを直接使用するようになってい
る。
を図るため、ROM等のメモリ素子をそのまま用いた方式
のデータ変換装置も最近使用されている。この方式のデ
ータ変換装置は主としてデジタルファジーコントローラ
やアブソリュート型エンコーダなどに適用されており、
その構成は、EP−ROM等の入力側にはアドレスバスが接
続されており、また、出力側にはデータバスが接続され
ており、これらのバスを直接使用するようになってい
る。
しかしながら、この方式によれば記憶媒体としてEP−
ROM等のメモリ素子を使用するため、現場でファジール
ール等のデータテーブルの内容を頻繁に変更する必要が
生じた場合、特別な専用装置により、EP−ROM等のメモ
リに新たなデータをその都度入力しなければならないた
め、データテーブル変更作業が非常に面倒になり、上記
のような制御内容の変更に際して容易に対応するという
ことができないという問題があった。
ROM等のメモリ素子を使用するため、現場でファジール
ール等のデータテーブルの内容を頻繁に変更する必要が
生じた場合、特別な専用装置により、EP−ROM等のメモ
リに新たなデータをその都度入力しなければならないた
め、データテーブル変更作業が非常に面倒になり、上記
のような制御内容の変更に際して容易に対応するという
ことができないという問題があった。
この発明は、このような従来の問題点に着目してなさ
れたもので、その目的とするところは、データ変換の高
速処理を可能にするとともに、現場での制御内容の変更
を容易に対応できるデータ変換装置を提供することにあ
る。
れたもので、その目的とするところは、データ変換の高
速処理を可能にするとともに、現場での制御内容の変更
を容易に対応できるデータ変換装置を提供することにあ
る。
《発明の構成と効果》 この発明は上記のような目的を達成するため、アドレ
ス端子およびデータ端子を２組有しており、外部から入
力された入力データの変換データを記憶するデータテー
ブルを有するメモリと、このメモリの一方の組みのアド
レス端子およびデータ端子に接続され、前記入力データ
をデータ変換して変換データを形成し、この形成した変
換データを前記データテーブルに記憶させる制御部と、
前記メモリの他方の組のデータ端子に接続され、前記メ
モリのデータテーブルに記憶する前記変換データを出力
する出力回路と、前記メモリの他方の組のアドレス端子
に接続され、前記制御部に前記入力データを入力すると
ともに、前記データテーブルに記憶されている前記変換
データを前記出力回路に出力するためのアドレスを前記
メモリに出力する入力回路と、前記データテーブルに記
憶されている前記変換データを書き換える場合には、そ
の書き替えるべき入力データを前記制御部に入力する操
作部とを具備することを特徴とするものである。
ス端子およびデータ端子を２組有しており、外部から入
力された入力データの変換データを記憶するデータテー
ブルを有するメモリと、このメモリの一方の組みのアド
レス端子およびデータ端子に接続され、前記入力データ
をデータ変換して変換データを形成し、この形成した変
換データを前記データテーブルに記憶させる制御部と、
前記メモリの他方の組のデータ端子に接続され、前記メ
モリのデータテーブルに記憶する前記変換データを出力
する出力回路と、前記メモリの他方の組のアドレス端子
に接続され、前記制御部に前記入力データを入力すると
ともに、前記データテーブルに記憶されている前記変換
データを前記出力回路に出力するためのアドレスを前記
メモリに出力する入力回路と、前記データテーブルに記
憶されている前記変換データを書き換える場合には、そ
の書き替えるべき入力データを前記制御部に入力する操
作部とを具備することを特徴とするものである。
したがって、この発明によれば、メモリに設けてある
２組のアドレス端子、データ端子のうち一方の組を制御
部に接続しているため、メモリ内のテーブル内容を制御
部のCPUによって自由に書き替えることができ、現場で
制御内容を頻繁に変更する場合でも、これに容易に対応
することができる。
２組のアドレス端子、データ端子のうち一方の組を制御
部に接続しているため、メモリ内のテーブル内容を制御
部のCPUによって自由に書き替えることができ、現場で
制御内容を頻繁に変更する場合でも、これに容易に対応
することができる。
またメモリの他方の組のアドレス端子、データ端子を
それぞれ入力回路、出力回路に接続しているため、入出
力制御は通常のEP−RROMを用いた場合と同様に、メモリ
内のテーブルを入力データにより直接アクセスさせるこ
とができ、この場合CPUを介することなく処理されるの
で、応答時間がその分だけ短縮してデータ変換の高速処
理が可能となる。
それぞれ入力回路、出力回路に接続しているため、入出
力制御は通常のEP−RROMを用いた場合と同様に、メモリ
内のテーブルを入力データにより直接アクセスさせるこ
とができ、この場合CPUを介することなく処理されるの
で、応答時間がその分だけ短縮してデータ変換の高速処
理が可能となる。
《実施例》 以下にこの発明の実施例を図面に基づいて説明する。
第１図はこの発明に係わるデータ変換装置の一実施例
を示すブロック図である。
を示すブロック図である。
同図において、１はワンチップマイコンであってその
内部にI/ポートを備え、データ変換装置全体を統括制
御する機能を有している。このワンチップマイコン１は
発振器10aのクロックに同期して動作するようになされ
ており、そのメモリ空間にはアドレスバスＡを介してDP
−RAM4,ROM5及びRAM6が接続されている。
内部にI/ポートを備え、データ変換装置全体を統括制
御する機能を有している。このワンチップマイコン１は
発振器10aのクロックに同期して動作するようになされ
ており、そのメモリ空間にはアドレスバスＡを介してDP
−RAM4,ROM5及びRAM6が接続されている。
上記ワンチップマイコン１の入力側には、多数のキー
スイッチ等で構成されたキーボード（操作部）２が接続
され、DP−RAM4への変換データ入力時にこのキーボード
２を用いて各種の設定操作を行なうようになされてい
る。一方、ワンチップマイコン１の出力側には、LED表
示器やLCD表示器などで構成された表示器３が接続さ
れ、この表示器３によってモード設定内容や入出力デー
タを表示するようになされている。
スイッチ等で構成されたキーボード（操作部）２が接続
され、DP−RAM4への変換データ入力時にこのキーボード
２を用いて各種の設定操作を行なうようになされてい
る。一方、ワンチップマイコン１の出力側には、LED表
示器やLCD表示器などで構成された表示器３が接続さ
れ、この表示器３によってモード設定内容や入出力デー
タを表示するようになされている。
また、ワンチップマイコン１の入力部とDP−RAM4との
間には入力回路７が設けられている。この入力回路７は
本例では12ビットデータの入力用に設計されており、本
装置の外部から与えられる信号レベルを内部回路に適合
した信号レベルに変換して、これをワンチップマイコン
１等の装置内部に取り込むようになされている。
間には入力回路７が設けられている。この入力回路７は
本例では12ビットデータの入力用に設計されており、本
装置の外部から与えられる信号レベルを内部回路に適合
した信号レベルに変換して、これをワンチップマイコン
１等の装置内部に取り込むようになされている。
入力回路７はアドレスバスＢを介してDP−RAM4の入力
部に接続され、このDP−RAM4の出力部はデータバスＢを
介してデータラッチ８の入力部に接続されている。さら
にこのデータラッチ８の出力部は出力回路９に接続さ
れ、アンラッチ状態のときデータラッチ８から出力回路
９にデータが送出するようになされている。
部に接続され、このDP−RAM4の出力部はデータバスＢを
介してデータラッチ８の入力部に接続されている。さら
にこのデータラッチ８の出力部は出力回路９に接続さ
れ、アンラッチ状態のときデータラッチ８から出力回路
９にデータが送出するようになされている。
10bは所定周波数の信号波形を発生させる発振回路
で、この発振回路10bの出力部は、信号▲▼が入力
されるアンドゲート11の入力部に接続されている。この
アンドゲート11の出力部はDP−RAM4のゲート▲▼
に直結されているとともに、波形変更回路12を介してデ
ータラッチ８のゲート▲▼に接続されている。
で、この発振回路10bの出力部は、信号▲▼が入力
されるアンドゲート11の入力部に接続されている。この
アンドゲート11の出力部はDP−RAM4のゲート▲▼
に直結されているとともに、波形変更回路12を介してデ
ータラッチ８のゲート▲▼に接続されている。
また上記発振回路10bの出力部は波形変更回路12に直
結されており、ここからデータラッチ８のゲート▲
▼にパルス信号が送出されるようになされている。これ
により、信号▲▼が“H"の時信号▲▼が“H"、
つまりラッチ状態となるためデータラッチ８から出力回
路９へのデータ出力は停止するようになされている。
結されており、ここからデータラッチ８のゲート▲
▼にパルス信号が送出されるようになされている。これ
により、信号▲▼が“H"の時信号▲▼が“H"、
つまりラッチ状態となるためデータラッチ８から出力回
路９へのデータ出力は停止するようになされている。
そして、ワンチップマイコン１のメモリ空間に配置さ
れた（マッピングされた）DP−RAM4には第２図に示すよ
うに、ワンチップマイコン１のCPU側から見れば、アド
レス＄0000〜＄0FFFまでに4Kバイト容量のDP−RAM
（Ａ）4aが配置されているとともに、アドレス＄1000〜
＄1FFFまでに4Kバイト容量のDP−RAM（Ｂ）4bが配置さ
れている。これらDP−RAM（Ａ）4a及びDP−RAM（Ｂ）4b
はそれぞれ８ビットのデータをやり取りできるようにな
されている。
れた（マッピングされた）DP−RAM4には第２図に示すよ
うに、ワンチップマイコン１のCPU側から見れば、アド
レス＄0000〜＄0FFFまでに4Kバイト容量のDP−RAM
（Ａ）4aが配置されているとともに、アドレス＄1000〜
＄1FFFまでに4Kバイト容量のDP−RAM（Ｂ）4bが配置さ
れている。これらDP−RAM（Ａ）4a及びDP−RAM（Ｂ）4b
はそれぞれ８ビットのデータをやり取りできるようにな
されている。
一方、DP−RAM4は入出力側から見れば、アドレス＄00
0〜＄FFFまでにDP−RAM（Ａ）4a及びDP−RAM（Ｂ）4bの
双方が配置されており、第３図に示すように出力データ
D8〜D15の上位８ビットがDP−RAM（Ｂ）4bに対応し、か
つ出力データD0〜D7の下位８ビットがDP−RAM（Ａ）4a
に対応している。そのため、このデータ変換装置は８ビ
ットのCPUを用いてデータテーブルの内容変更が可能で
あるにも拘らず、入力データがA0〜A11の12ビット、か
つ出力データがD0〜D15の16ビットの入出力制御を行な
えるようになされている。
0〜＄FFFまでにDP−RAM（Ａ）4a及びDP−RAM（Ｂ）4bの
双方が配置されており、第３図に示すように出力データ
D8〜D15の上位８ビットがDP−RAM（Ｂ）4bに対応し、か
つ出力データD0〜D7の下位８ビットがDP−RAM（Ａ）4a
に対応している。そのため、このデータ変換装置は８ビ
ットのCPUを用いてデータテーブルの内容変更が可能で
あるにも拘らず、入力データがA0〜A11の12ビット、か
つ出力データがD0〜D15の16ビットの入出力制御を行な
えるようになされている。
すなわちDP−RAM4内には第３図に示したような入・出
力データのテーブルエリアが設けられており、この例で
は入出力側から見てアドレス＄000〜＄FFF（入力データ
12ビット）をテーブルエリアとして設定し、これに対応
する出力データ16ビットの変換データを任意に書替えで
きるようになされている。より具体的には出力データ16
ビットのうち上位８ビット、下位８ビットがそれぞれDP
−RAM（Ｂ）4b、DP−RAM（Ａ）4aに書替えられるように
なされている。
力データのテーブルエリアが設けられており、この例で
は入出力側から見てアドレス＄000〜＄FFF（入力データ
12ビット）をテーブルエリアとして設定し、これに対応
する出力データ16ビットの変換データを任意に書替えで
きるようになされている。より具体的には出力データ16
ビットのうち上位８ビット、下位８ビットがそれぞれDP
−RAM（Ｂ）4b、DP−RAM（Ａ）4aに書替えられるように
なされている。
このDP−RAM4はワンチップマイコン１からの指示によ
りテーブルデータの書替えが行われる一方、入力回路７
の信号によりアドレス指定されたデータを、データラッ
チ８を介して出力回路９に直接出力するようになされて
いる。
りテーブルデータの書替えが行われる一方、入力回路７
の信号によりアドレス指定されたデータを、データラッ
チ８を介して出力回路９に直接出力するようになされて
いる。
上記データラッチ８はいわゆるトランスペアレントラ
ッチと同様な動作を行なうものである。すなわちゲート
▲▼の信号“L"によって開かれた状態では、データ
バスＢのデータをそのまま出力回路９に与えるのに対
し、ゲート▲▼の信号“H"によって閉じられた状態
では、その直前の出力データを保持するようになされて
いる。
ッチと同様な動作を行なうものである。すなわちゲート
▲▼の信号“L"によって開かれた状態では、データ
バスＢのデータをそのまま出力回路９に与えるのに対
し、ゲート▲▼の信号“H"によって閉じられた状態
では、その直前の出力データを保持するようになされて
いる。
そして、DP−RAM4のゲート▲▼に与えられるデ
ータ読み出し信号、及びデータラッチ８のゲート▲
▼に与えられる信号は共に発振回路10bによって作ら
れ、アンドゲート11及び波形変更回路12を介して上記ゲ
ート▲▼，▲▼に送出されるようになされて
いる。
ータ読み出し信号、及びデータラッチ８のゲート▲
▼に与えられる信号は共に発振回路10bによって作ら
れ、アンドゲート11及び波形変更回路12を介して上記ゲ
ート▲▼，▲▼に送出されるようになされて
いる。
この発振回路10bにおいて作られる信号のタイミング
は、第４図に示すようにDP−RAM4のアクセス時間Ｔを考
慮して設定されている。すなわち、ゲート▲▼信
号の立下がり状態から上記ゲート▲▼信号の立上が
り状態までの時間がDP−RAM4のアクセス時間Ｔよりも長
くなるように、上記発振器10aのクロックを分周して出
力するように設定されている。
は、第４図に示すようにDP−RAM4のアクセス時間Ｔを考
慮して設定されている。すなわち、ゲート▲▼信
号の立下がり状態から上記ゲート▲▼信号の立上が
り状態までの時間がDP−RAM4のアクセス時間Ｔよりも長
くなるように、上記発振器10aのクロックを分周して出
力するように設定されている。
ここで上記ゲート11に入力される信号▲▼は、ワ
ンチップマイコン１によりDP−RAM4のデータ内容を書替
える際、その書替え途中のデータが出力回路９に不用意
に送られるのを防止するため、ゲート▲▼及び▲
▼が“H"の状態であるとき信号▲▼の出力を停
止させて出力回路９の動作を固定するように設定されて
いる。
ンチップマイコン１によりDP−RAM4のデータ内容を書替
える際、その書替え途中のデータが出力回路９に不用意
に送られるのを防止するため、ゲート▲▼及び▲
▼が“H"の状態であるとき信号▲▼の出力を停
止させて出力回路９の動作を固定するように設定されて
いる。
次に、このデータ変換装置の動作を第５図に示すフロ
ーチャートに従って説明する。
ーチャートに従って説明する。
まずステップ401で入力回路７からの入力データ15の
内容をワンチップマイコン１で読込み、ステップ402で
出力回路９からの出力データ16の内容を同マイコン１で
読込む。次にステップ403で上記マイコン１により読込
まれた入出力状態のデータ内容を表示器３にて表示す
る。
内容をワンチップマイコン１で読込み、ステップ402で
出力回路９からの出力データ16の内容を同マイコン１で
読込む。次にステップ403で上記マイコン１により読込
まれた入出力状態のデータ内容を表示器３にて表示す
る。
次いでステップ404でキーボード２を操作して上記入
出力状態のデータ内容をCPUに入力し、ステップ404に進
んで所定のプログラム処理が実行される。
出力状態のデータ内容をCPUに入力し、ステップ404に進
んで所定のプログラム処理が実行される。
この後、ステップ406でDP−RAM4によるデータ内容の
書替えを行なうか否かを判断する。行なわない場合はス
テップ401に戻り、書替えの判断が下されるまで上記ス
テップ405までの動作が繰り返される。これに対し書替
えを行なう場合はステップ407に進む。ステップ407では
アンドゲート11への信号を“H"にしてデータラッチ８の
出力を固定する。次にステップ408でワンチップマイコ
ン１によりDP−RAM4のデータ内容を書替える。この場
合、ステップ407で出力回路９の動作状態を予め停止し
ているので、書替中のデータが出力回路９に不用意に出
力されることはない。このようにしてDP−RAM4のデータ
書替えが全て終了したら、ステップ409でアンドゲート1
1への信号▲▼を“L"に変えた後、ステップ401に戻
って前述のハード入出力制御を継続させる。
書替えを行なうか否かを判断する。行なわない場合はス
テップ401に戻り、書替えの判断が下されるまで上記ス
テップ405までの動作が繰り返される。これに対し書替
えを行なう場合はステップ407に進む。ステップ407では
アンドゲート11への信号を“H"にしてデータラッチ８の
出力を固定する。次にステップ408でワンチップマイコ
ン１によりDP−RAM4のデータ内容を書替える。この場
合、ステップ407で出力回路９の動作状態を予め停止し
ているので、書替中のデータが出力回路９に不用意に出
力されることはない。このようにしてDP−RAM4のデータ
書替えが全て終了したら、ステップ409でアンドゲート1
1への信号▲▼を“L"に変えた後、ステップ401に戻
って前述のハード入出力制御を継続させる。
しかして、DP−RAM4は入力回路７から取り込まれた入
力データによって直接アドレス指定される。このため、
DP−RAM4からはそれぞれの入力データに対応した出力デ
ータが即座に読み出され、データラッチ８を通して出力
回路９から外部へ送出される。したがって、この変換装
置によれば、ワンチップマイコン１のCPUを介せずにデ
ータ変換が行われるので、EP−RAM使用タイプの従来装
置と同等もしくはそれ以上の高速度でデータ変換を処理
することができる。
力データによって直接アドレス指定される。このため、
DP−RAM4からはそれぞれの入力データに対応した出力デ
ータが即座に読み出され、データラッチ８を通して出力
回路９から外部へ送出される。したがって、この変換装
置によれば、ワンチップマイコン１のCPUを介せずにデ
ータ変換が行われるので、EP−RAM使用タイプの従来装
置と同等もしくはそれ以上の高速度でデータ変換を処理
することができる。
しかも、このデータ変換装置によれば、ワンチップマ
イコン１を用いてDP−RAM4のテーブル内容を自由に書替
えることができるため、従来のソフト対応型装置と同等
もしくはそれ以上の使い易さも確保でき、これにより使
用現場での制御内容の変更に容易に対応することができ
る。
イコン１を用いてDP−RAM4のテーブル内容を自由に書替
えることができるため、従来のソフト対応型装置と同等
もしくはそれ以上の使い易さも確保でき、これにより使
用現場での制御内容の変更に容易に対応することができ
る。
なお、実施例ではデータ変換装置に入出力されるデジ
タル信号をそのまま用いたが、制御対象等に応じて信号
内容を変更して用いてもよい。例えば入出力される各信
号を４ビットづつまとめてそれぞれの当該信号に適宜重
み付けを行なうことにより、メモリのテーブルに入れる
データをファジー推論値のデータとして用いることがで
きる。この場合には、このデータ変換装置がそれ自体３
入力−４出力タイプのファジーコントローラとして機能
することになる。
タル信号をそのまま用いたが、制御対象等に応じて信号
内容を変更して用いてもよい。例えば入出力される各信
号を４ビットづつまとめてそれぞれの当該信号に適宜重
み付けを行なうことにより、メモリのテーブルに入れる
データをファジー推論値のデータとして用いることがで
きる。この場合には、このデータ変換装置がそれ自体３
入力−４出力タイプのファジーコントローラとして機能
することになる。
また、この発明においてDP−RAM等のメモリは、ワン
チップマイコン側からのみデータ書込みを行なうように
したものに限らず、同マイコンと入・出力回路との両側
からデータ書込みを行なうようにしたものも含まれる。
チップマイコン側からのみデータ書込みを行なうように
したものに限らず、同マイコンと入・出力回路との両側
からデータ書込みを行なうようにしたものも含まれる。
第１図はこの発明に係わるデータ変換装置の一実施例を
示すブロック図、第２図はDP−RAMのデータの入出力状
態を示す要部構成図、第３図はDP−RAMのテーブル内容
を示すメモリマップ、第４図は発振回路で作られる信号
のタイミングチャート、第５図はデータ変換動作の処理
内容を示すフローチャートである。 １……ワンチップマイコン（制御部） ２……キーボード（操作部） ３……表示器 ４……DP−RAM（メモリ） ７……入力回路 ８……データラッチ ９……出力回路 10b……発振回路
示すブロック図、第２図はDP−RAMのデータの入出力状
態を示す要部構成図、第３図はDP−RAMのテーブル内容
を示すメモリマップ、第４図は発振回路で作られる信号
のタイミングチャート、第５図はデータ変換動作の処理
内容を示すフローチャートである。 １……ワンチップマイコン（制御部） ２……キーボード（操作部） ３……表示器 ４……DP−RAM（メモリ） ７……入力回路 ８……データラッチ ９……出力回路 10b……発振回路
Claims (1)
- 【請求項１】アドレス端子およびデータ端子を２組有し
ており、外部から入力された入力データの変換データを
記憶するデータテーブルを有するメモリと、 このメモリの一方の組みのアドレス端子およびデータ端
子に接続され、前記入力データをデータ変換して変換デ
ータを形成し、この形成した変換データを前記データテ
ーブルに記憶させる制御部と、 前記メモリの他方の組のデータ端子に接続され、前記メ
モリのデータテーブルに記憶する前記変換データを出力
する出力回路と、 前記メモリの他方の組のアドレス端子に接続され、前記
制御部に前記入力データを入力するとともに、前記デー
タテーブルに記憶されている前記変換データを前記出力
回路に出力するためのアドレスを前記メモリに出力する
入力回路と、 前記データテーブルに記憶されている前記変換データを
書き換える場合には、その書き替えるべき入力データを
前記制御部に入力する操作部と、 を具備することを特徴とするデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14278989A JP2864536B2 (ja) | 1989-06-05 | 1989-06-05 | データ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14278989A JP2864536B2 (ja) | 1989-06-05 | 1989-06-05 | データ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036703A JPH036703A (ja) | 1991-01-14 |
| JP2864536B2 true JP2864536B2 (ja) | 1999-03-03 |
Family
ID=15323646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14278989A Expired - Fee Related JP2864536B2 (ja) | 1989-06-05 | 1989-06-05 | データ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864536B2 (ja) |
-
1989
- 1989-06-05 JP JP14278989A patent/JP2864536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036703A (ja) | 1991-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4484303A (en) | Programmable controller | |
| JPS607301B2 (ja) | コンピュ−タ・システム | |
| JP2864536B2 (ja) | データ変換装置 | |
| KR930009754B1 (ko) | 마이크로컴퓨터 | |
| US4635211A (en) | Speech synthesizer integrated circuit | |
| JPS5821305B2 (ja) | 計算機 | |
| JPH0831033B2 (ja) | データ処理装置 | |
| JPH0798990A (ja) | Ｒｏｍの読出切換回路 | |
| JP2936417B2 (ja) | 電子式カムスイッチ装置 | |
| KR810001761B1 (ko) | 컴퓨터의 선택적 시동회로(cold start) | |
| SU1488778A1 (ru) | Цифровой генератор функций | |
| JPH0344748A (ja) | メモリデータ読出制御方式 | |
| JPS6111493B2 (ja) | ||
| JP2946508B2 (ja) | シングルチップマイクロコンピュータ | |
| JPS63316205A (ja) | デ−タ変換装置 | |
| JPH0287254A (ja) | 外部メモリアクセスシステム | |
| WO1989011686A1 (en) | System for making reference to signals of a pc unit | |
| JPS61190642A (ja) | 主記憶制御方式 | |
| JPH01263750A (ja) | シングルチップマイクロコンピュータ | |
| JPH05274451A (ja) | マイクロコンピュータ | |
| JPS61199128A (ja) | パルス信号出力回路 | |
| JPH0527894B2 (ja) | ||
| JPH0652044A (ja) | マイクロプロセッサ | |
| JPS623353A (ja) | アドレス空間拡張装置 | |
| JPH03141425A (ja) | 論理演算方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |