JPH0527894B2

JPH0527894B2 -

Info

Publication number: JPH0527894B2
Application number: JP60133392A
Authority: JP
Inventors: Masaaki Tsukagoshi
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-06-19
Filing date: 1985-06-19
Publication date: 1993-04-22
Also published as: JPS61290538A

Description

【発明の詳細な説明】 (イ) 産業上の利用分野本発明はサブルーチン機能を有するマイクロコ
ンピユータに関し、特に、データ等を記憶する汎
用メモリ内に設けられたスタツク領域に戻り先ア
ドレスを記憶させるマイクロコンピユータに関す
る。

(ロ) 従来の技術従来、マイクロコンピユータには、昭和56年１
月10日に日刊工業新聞社から発行された「マイク
ロコンピユータのシステムデザイン」の第43頁か
ら第46頁に示される如く、サブルーチン機能が設
けられているのが普通である。通常、プログラム
か記憶されたプログラムメモリは、例えば16ビツ
トから成るアドレスレジスタによつて、そのアド
レスが指定され、アドレスレジスタのデータは順
次インクリメンタによつて＋１が加算される。サ
ブルーチンのコール命令が実行されるとプログラ
ムレジスタのデータに＋１加算された16ビツトの
データがスタツクポインタで指定される汎用メモ
リのスタツク領域に転送され、代りにコール先の
アドレスがアドレスレジスタにプリセツトされ
る。また、リターン命令の実行時にはスタツクポ
インタで指定されるスタツク領域に記憶された戻
り先のアドレスがアドレスレジスタにプリセツト
される。

第４図は、従来のサブルーチン機能を実現する
ためのブロツク図である。第４図に於いて、プロ
グラムメモリのアドレスを指定するアドレスレジ
スタ１、次のアドレスを指定するためにアドレス
データに＋１を加算するインクリメンタ２、イン
クリメンタ２の出力を保持するアドレスラツチ
３、及び、アドレスデータの転送を行うデータバ
ス４は、例えば、16ビツトで構成される。アドレ
スラツチ３の各出力はゲート５を介して、データ
バス４に接続されると共にゲート回路６に接続さ
れ、ゲート回路６の各出力はアドレスレジスタ１
に接続されると共にインクリメンタ２に接続され
る。また、ゲート回路６の入力にはデータバス４
も接続される。一方、データバス４には、16ビツ
トのデータを８ビツトあるいは４ビツトのデータ
に変換するビツト変換回路７を介してデータメモ
リ８が接続される。データメモリ８内には、スタ
ツクポインタ９で指定されるスタツク領域１０が
設けられている。

第４図の如く構成されたマイクロコンピユータ
に於いて、サブルーチンのコール命令が記憶され
ているアドレス（例えば1000Hとする）が指定さ
れる場合、アドレスラツチ３に記憶されているア
ドレス1000Hがゲート回路６を介してアドレスレ
ジスタ１に記憶されると共に、インクリメンタ２
によつて＋１が加算され、アドレス1001Hがアド
レスラツチ３に記憶される。そこで、アドレスレ
ジスタ１によつて指示されたアドレス1000Hのコ
ール命令が実行されると、コール先の16ビツトの
アドレスがデータバス４を介してアドレスレジス
タ１にセツトされ、次いで、アドレスラツチ３に
記憶されたアドレス1001Hがデータバス４に送出
され、ビツト変換回路７に一時保持される。ビツ
ト変換回路７に保持されたアドレス1001Hは、８
ビツト毎あるいは４ビツト毎に分割され、スタツ
クポインタ９で指定されるデータメモリ８のスタ
ツク領域１０に順次記憶される。

一方、サブルーチンのリターン命令が実行され
た場合には、スタツクポインタ９で指定されたス
タツク領域１０から８ビツト単位あるいは４ビツ
ト単位で戻りアドレス1001Hが取り出され、ビツ
ト変換回路７に印加される。ビツト変換回路７で
16ビツトに構成された戻りアドレス1001Hはデー
タバス４及びゲート回路６を介してアドレスレジ
スタ１に記憶される。これにより、サブルーチン
からメインルーチンへ復帰できる。

(ハ) 発明が解決しようとする問題点第４図に示された従来のマイクロコンピユータ
では、サブルーチンのコール命令及びリターン命
令時のアドレスデータの転送が１マシンサイクル
で行われるが、データバス４はプログラムメモリ
のアドレスを指定するアドレスデータのビツト
数、即ち、16本必要であるため、マイクロコンピ
ユータの集積回路化に際しデータバス４の占める
面積が増大する不都合がある。更に、通常データ
メモリ８はRAMが使用されるが、RAMは４ビ
ツトあるいは８ビツト構成であるため、16ビツト
のデータを４ビツトあるいは８ビツトのデータに
分割変換するビツト変換回路７が必要となり、特
に、RAMをマイクロコンピユータと共に集積回
路化する場合には素子数の増加となる欠点があつ
た。

(ニ) 問題点を解決するための手段本発明は上述した点に鑑みて為されたものであ
り、サブルーチンのコール命令実行時にインクリ
メンタで作成された戻り先アドレスデータを汎用
のデータメモリ内に設けられたスタツク領域に転
送し、リターン命令の実行時に戻り先アドレスデ
ータをアドレスレジスタに転送するデータバスの
構成ビツト数をアドレスデータの構成ビツト数以
下に形成すると共にリターン命令を２マシンサイ
クル以上を使用して実行するようになし、リター
ン命令の第１マシンサイクルに於いてデータバス
に送出された戻り先アドレスの上位ビツト（又は
下位ビツト）をインクリメンタの出力を保持する
アドレスラツチの上位ビツト（又は下位ビツト）
に印加するゲートと、第２マシンサイクルに於い
てデータバスに送出された戻り先アドレスの下位
ビツト（又は上位ビツト）をアドレスレジスタの
下位ビツト（又は上記ビツト）に印加するゲート
とを設けたものである。

(ホ) 作用上述の手段に於いて、サブルーチンのリターン
命令が実行された場合には、第１マシンサイクル
に於いて戻り先アドレスの上位ビツト（又は下位
ビツト）がデータバスに送出され、インクリメン
タの出力の替わりにアドレスラツチの上位ビツト
（又は下位ビツト）に記憶される。また、第２マ
ンシサイクルに於いて戻り先アドレスの下位ビツ
ト（又は上位ビツト）がデータバスに送出され、
アドレスレジスタの下位ビツト（又は上位ビツ
ト）に記憶されると共に、アドレスラツチに記憶
された戻り先アドレスの上位ビツト（又は下位ビ
ツト）が同時にアドレスレジスタの上位ビツト
（又は下位ビツト）に転送記憶される。これによ
り、戻り先アドレスが分割されてアドレスレジス
タに復帰するものである。

(ヘ) 実施例第１図は本発明の実施例を示す回路図であり、
１１はプログラムが記憶されたプログラムメモリ
（図示せず）のアドレスを指定するアドレスレジ
スタ、１２は次のアドレスを指定するためにアド
レスデータに＋１を加算するインクリメンタ、１
３はインクリメンタ１２の出力を一時保持するア
ドレスラツチ、１４はデータの転送を行うデータ
バス、１５はスタツク領域１６を有するデータメ
モリ、１７はスタツク領域１６のアドレスを指定
するスタツクポインタであり、本実施例のマイク
ロコンピユータはクロツクパルスCP１〜CP４を
１マシンサイクルとし、プログラムのアドレスデ
ータが16ビツトで構成される場合である。

アドレスレジスタ１１はクロツクパルスCP₃で
制御される16個のラツチ回路１８で構成され、各
ラツチ回路１８の出力はアドレスデータAD₀〜
AD₁₅としてプログラムメモリに印加される。ア
ドレスレジスタ１１の下位８ビツトのラツチ回路
１８の入力Ｌには、コール命令以外の命令実行時
にクロツクCP３のタイミングで印加されるクロ
ツクCP３によつて制御されるゲート１９と、
コール命令の第２マシンサイクルのクロツクCP
３のタイミングで発生するクロツクCall２CP３
によつて制御されるゲート２０が各々接続され
る。また、アドレスレジスタ１１の上位８ビツト
のラツチ回路１８の入力Ｌにはコール命令の第２
マシンサイクル及びリターン命令の第２マシンサ
イクル以外のクロツクCP３のタイミングで発生
するクロツクCP３によつて制御されるゲート
２１と、クロツクCall２CP３で制御されるゲー
ト２２と、リターン命令の第２マシンサイクルの
クロツクCP３のタイミングで発生するクロツク
RT３CP３で制御されるゲート２３とが接続され
る。各ゲート１９，２１の一端はアドレスラツチ
１３の出力に各々接続され、ゲート２０の一端
は、データバス１４の各々のビツトD₀〜D₇に送
出されたデータをクロツクCP３のタイミングで
保持するラツチ２４の各出力に接続され、ゲート
２２，２３の一端はデータバス１４の各々の対応
するビツトD₀〜D₇に接続される。

インクリメンタ１２はＥ−ORゲート２５及び
ANDゲート２６で構成され、アドレスレジスタ
１１へアドレスデータを送出する際、そのデータ
の各ビツトを入力し、＋１を加算するものであり、
加算信号INCが“１”のとき＋１の加算が実行さ
れる。アドレスラツチ１３はクロツクCP４が制
御される16個のラツチ回路２７と、ラツチ回路２
７の出力を入力しクロツクCP２で制御される16
個のラツチ回路２８とから構成され、ラツチ回路
２８の各出力がアドレスラツチ１３の16ビツト出
力となる。また、下位８ビツトのラツチ回路２７
の入力Ｌには、リターン命令の第１マシンサイク
ルのクロツクCP４のタイミングで発生するクロ
ツクRT１CP４で制御されるゲート２９，３０が
接続され、インクリメンタ１２の下位８ビツト出
力とデータバス１４のビツトD₀〜D₇のデータが
切り換えられて印加される。一方、上位８ビツト
のラツチ回路２７の入力Ｌにはインクリメンタ１
２の上位８ビツト出力が印加される。データバス
１４は８ビツト単位でデータの転送を行うために
ビツトD₀〜D₇で構成され、各ビツトD₀〜D₇とア
ドレスラツチ１３の下位８ビツトの出力との間に
は、コール命令の第２マシンサイクルのクロツク
CP４のタイミングで発生するクロツクCall２CP
４によつて制御されるゲート３１が設けられ、ま
た、各ビツトD₀〜D₇とインクリメンタ１２の上
位８ビツトの出力との間には、コール命令の第１
マシンサイクルのクロツクCP４のタイミングで
発生するクロツクCallCP４によつて制御される
ゲート３２が設けられる。更に、データバス１４
には、サブルーチンの戻りアドレスを退避するス
タツク領域１６を内蔵するデータメモリ１５が直
接接続される。データメモリ１４は８ビツト単位
で読み出し及び書き込みが為されるものであり、
スタツク領域１６のアドレスはスタツクポインタ
１７によつて指定される。

第１図に示されたマイクロコンピユータに於い
て、サブルーチンの命令及びリターン命令は２マ
シンサイクルを使用して実行されるものであり、
コール命令が実行されたときの動作は第２図のタ
イミング図に示され、リターン命令が実行された
ときの動作は第３図をタイミング図に示される。

第２図に於いて、コール命令は２バイト命令で
あり、コール命令が記憶されたアドレスは1000H
及び1001Hである。アドレスラツチ１３にアドレ
ス1000Hが保持されているとき、クロツクCP３
のタイミングでクロツクCP３及びCP３が
発生すると、ゲート１９，２１が開き、アドレス
ラツチ１３の出力、即ち、アドレス1000Hはアド
レスレジスタ１１に印加され記憶される。同時
に、アドレス1000Hはインクリメンタ１２に印加
されるため、インクリメンタ１２の出力は1001H
となり、また、クロツクCP４により、インクリ
メンタ１２の出力1001Hはラツチ回路２７に保持
される。アドレスレジスタ１１の出力1000Hによ
りコール命令が読み出され、次の２マシンサイク
ルでコール命令が実行される。第１マシンサイク
ルCall１に於いて、クロツクCP４のタイミング
でラツチ回路２７に保持されたアドレスデータ
1001Hはラツチ回路２８に転送され、アドレスラ
ツチ１３の出力は1001Hとなる。次に、クロツク
CP３のタイミングでクロツクCP３及びCP３
CRが発生するため、アドレスラツチ１３の出力
1001Hはゲート１９，２１を介してアドレスレジ
スタ１１に印加され記憶されると同時にインクリ
メンタ１２にも印加されるので、インクリメンタ
１２の出力は戻り先アドレスである1002Hを指示
する出力となる。また、CP３のタイミングでは、
コール先のアドレス（例えば、3000Hとする）の
下位８ビツト00Hがデータバス１４に送出され、
この下位８ビツト00HはCP３で制御されるラツ
チ２４に一時記憶される。第１マシンサイクル
Call１のクロツクCP４のタイミングになると、
クロツクCall１CP４が発生し、ゲート３２が開
かれる。従つて、このタイミングに於いて、戻り
先アドレス1002Hを示しているインクリメンタ１
２の上位８ビツト10Hがゲート３２を介してデー
タバス１４に送出され、スタツクポインタ１７で
指示されるデータメモリ１５のスタツク領域１６
に記憶される。このとき、スタツクポインタ１７
は＋１が加算され、次に戻り先アドレスの下位８
ビツトを記憶するアドレスを指定する。また、ク
ロツクCP４のタイミングでは戻り先アドレス
1002Hを示す出力がラツチ回路２７に保持され
る。

第１マシンサイクルCall１でアドレスレジスタ
１１に記憶されたアドレス1001Hにより、コール
命令の２バイト目が読み出され、第２マシンサイ
クルCall２に移る。第２マシンサイクルCall２ク
ロツクCP２のタイミングに於いて、ラツチ回路
２７に記憶された戻り先アドレス1002Hがラツチ
回路２８に転送記憶される。次に、クロツクCP
３のタイミングになると、アドレスバス１４に
は、コール先アドレス3000Hの上位８ビツト30H
が送出され、クロツクCall２CP３が発生するこ
とにより、データ30Hはゲート２２を介して、ア
ドレスレジスタ１１の上位８ビツトのラツチ回路
１８に記憶される。同時に、クロツクCall２CP
３によりゲート２０が開くため、第１マシンサイ
クルCall１のクロツクCP３のタイミングでコー
ル先のアドレス3000Hの下位８ビツト00Hの記憶
しているラツチ２４の出力00Hがプログラムレジ
スタ１１の下位８ビツトのラツチ回路１８に記憶
される。更に、アドレスレジスタ１１に印加され
たコール先アドレス3000Hはインクリメンタ１２
に印加されるため、インクリメンタ１２の出力
は、次のアドレス3001Hを示す出力となる。ま
た、クロツクCP４のタイミングになると、クロ
ツクCall２CP４が発生し、ゲート３１が開かれ
る。従つて、戻り先アドレス1002Hを記憶してい
るアドレスラツチ１３の下位８ビツト02Hがゲー
ト３１を介してアドレスバス１４に送出され、イ
ンクリメンタ１７で指定されるデータメモリ１５
のスタツク領域１６に記憶される。また、クロツ
クCP４のタイミングではインクリメンタ１２の
出力3001Hがアドレスラツチ１３のラツチ回路２
７に取り込まれる。

このように、コール命令を第１マシンサイクル
と第２マシンサイクルとで実行し、第１マシンサ
イクルでは、すでに戻り先アドレスを作成してい
るインクリメンタ１２の上位８ビツトを取り出し
てスタツク領域１６に転送し、第２マシンサイク
ルではインクリメンタ１２の戻り先アドレス出力
を保持しているアドレスラツチ１３の下位８ビツ
トを取り出してスタツク領域１６に転送すること
により、16ビツトのアドレスデータを分割して正
確に転送することが可能となり、データバス１４
が８ビツトで構成できるものである。更に、８ビ
ツト単位でデータの送受を行うデータメモリ１５
が直接データバス１４に接続できる。

第３図は、第２図に示された動作によつて退避
されたアドレスデータがリターン命令の実行によ
つて復帰する動作を示すタイミング図である。第
３図に於いて、リターン命令は１バイト命令であ
るが命令の実行には第１マシンサイクルRT１と
第２マシンサイクルRT２を必要とし、リターン
命令が記憶されたプログラムメモリのアドレスは
4000Hである。アドレスラツチ１３の出力が
4000Hであるとき、クロツクCP３のタイミング
に於いて、クロツクCP３及びCP３が発生
するとアドレスラツチ１３の出力4000Hはゲート
１９，２１を介してアドレスレジスタ１１に印加
され記憶されると共に、インクリメンタ１２に印
加され、インクリメンタ１２の出力は4001Hとな
る。アドレスレジスタ１１の出力AD₀〜AD₁₅が
4000Hとなることにより、リターン命令が読み出
され第１マシンサイクルRT１及び第２マシンサ
イクルRT２によつて実行される。第１マシンサ
イクルRT１のクロツクCP２に於いて、ラツチ回
路２７に記憶されたアドレス4001Hがラツチ回路
２８に転送記憶され、クロツクCP３のタイミン
グに於いて、クロツクCP３及びCP３が発
生し、アドレスラツチ１３の出力4001Hがゲート
１９，２１を介してアドレスレジスタ１１に印加
され記憶されると共にインクリメンタ１２に印加
される。ここで、インクリメンタ１２の加算信号
INCは、１バイト２マシンサイクルの命令時には
“０”となるため、＋１加算処理は為されず、印加
されたアドレス4001Hがそのまま出力される。一
方、データバス１４には、スタツクポインタ１７
で指定されたデータメモリ１５のスタツク領域１
６から退避されている戻り先アドレスの下位８ビ
ツト02Hが読み出され、CP３及びCP４のタイミ
ングの期間送出される。そこで、クロツクCP４
のタイミングにおいて、クロツクRT１CP４が発
生するとゲート２９が遮断されゲート３０が開く
ので、データバス１４に送出された戻り先アドレ
スの下位８ビツト02Hがゲート３０を介してアド
レスラツチ１３の下位８ビツトのラツチ回路２７
に記憶される。次に、第２マシンサイクルRT２
のクロツクCP２のタイミングに於いて、アドレ
スラツチ１３の下位８ビツトのラツチ回路２７に
記憶された02Hがラツチ回路２８の下位８ビツト
に記憶される。更に、データバス１４にはクロツ
クCP３及びCP４のタイミング期間中、スタツク
ポインタ１７で指定されたデータメモリ１５のス
タツク領域１６から戻り先アドレスの上位８ビツ
ト10Hが読み出されて送出される。そこで、クロ
ツクCP３のタイミングに於いて、クロツクRT２
CP３が発生するとゲート２３が開いて、データ
バス１４に送出された戻り先アドレスの上位８ビ
ツト10Hがアドレスレジスタ１１の上位８ビツト
のラツチ回路１８に転送記憶される。同時に、ク
ロツクCP３によりゲート１９が開くため、ア
ドレスラツチ１１の下位８ビツトのラツチ回路２
８に記憶された戻り先アドレスの下位８ビツト
02Hがゲート１９を介してアドレスレジスタ１１
の下位８ビツトのラツチ回路１８に印加記憶され
る。従つて、この時点で、戻り先アドレス1002H
がアドレスレジスタ１１に完全にセツトされる。
更に、戻り先アドレス1002Hは、インクリメンタ
１２にも印加されるため、インクリメンタ１２は
次のアドレス1003Hを示すデータを出力する。

このように、リターン命令は第１マシンサイク
ルRT１と第２マシンサイクルRT２により実行
され、第１マシンサイクルRT１に於いて、戻り
先アドレスの下位８ビツトがアドレスラツチ１３
に印加されて保持され、第２マシンサイクルRT
２に於いて上位８ビツトが、アドレスラツチ１３
に保持された下位８ビツトと同時にアドレスレジ
スタ１１に転送記憶されるものであり、転送を行
うデータバス１４が８ビツトで済み、更に、特別
に先に転送された下位８ビツトを記憶するための
ラツチ回路を設ける必要が無い。

(ト) 発明の効果上述の如く、本発明によれば、データバスがア
ドレスデータを構成するビツト数より少なくて良
いので、マイクロコンピユータを集積回路化する
際に、データバスがチツプ上に占める面積が減少
する。更に、データバスとデータメモリとの間に
ビツト変換回路等の余計な回路を設ける必要もな
いので、集積回路化に際して、パターン設計が簡
単になると共に面積が減少するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図
及び第３図は第１図に示された実施例の動作を示
すタイミング図、第４図は従来例を示すブロツク
図である。主な図番の説明、１１……プログラムレジス
タ、１２……インクリメンタ、１３……アドレス
ラツチ、１４……データバス、１５……データメ
モリ、１６……スタツク領域、１７……スタツク
ポインタ、１９，２０，２１，２２，２３……ゲ
ート、２９，３０，３１，３２……ゲート。

Claims

【特許請求の範囲】

１命令の記憶されたプログラムメモリをアドレ
スするアドレスレジスタと、該アドレスレジスタ
のデータに＋１を加算するインクリメンタと、サ
ブルーチンのコール命令や割込みの実行時に前記
インクリメンタで作成された戻り先アドレスを汎
用のデータメモリ内に設けられたスタツク領域に
転送し、リターン命令の実行時に前記戻り先アド
レスを前記アドレスレジスタに転送するデータバ
スとを備えたマイクロコンピユータに於いて、前
記データバスの構成ビツト数がアドレスデータの
構成ビツト数以下に形成されると共に前記リター
ン命令の実行を２マシンサイクル以上を使用して
実行されるようになし、前記リターン命令の第１
マシンサイクルに於いて前記データバスに送出さ
れた戻り先アドレスの上位ビツト（又は下位ビツ
ト）を前記インクリメンタの出力を保持するアド
レスラツチの上位ビツト（又は下位ビツト）に印
加するゲートと、第２マシンサイクルに於いて前
記データバスに送出された戻り先アドレスの下位
ビツト（又は上位ビツト）を前記アドレスレジス
タの下位ビツト（又は上位ビツト）に印加するゲ
ートとを設けたことを特徴とするマイクロコンピ
ユータ。