JPH01263750A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH01263750A JPH01263750A JP63092077A JP9207788A JPH01263750A JP H01263750 A JPH01263750 A JP H01263750A JP 63092077 A JP63092077 A JP 63092077A JP 9207788 A JP9207788 A JP 9207788A JP H01263750 A JPH01263750 A JP H01263750A
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- 230000006870 function Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
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- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000000725 suspension Substances 0.000 description 1
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレスバスによってアドレス指定された外
部メモリから命令を読出し、データバスに出力する外部
拡張回路を備えたシングルチップマイクロコンピュータ
に関する。
部メモリから命令を読出し、データバスに出力する外部
拡張回路を備えたシングルチップマイクロコンピュータ
に関する。
近年はＬＳＩ製造技術の進歩により、シングルチップマ
イクロコンピュータ（シングルチップマイコンと呼ぶ）
の分野においても高集積化が進み、単位機能当たりのコ
ストの低下も著しくなってきている。
イクロコンピュータ（シングルチップマイコンと呼ぶ）
の分野においても高集積化が進み、単位機能当たりのコ
ストの低下も著しくなってきている。
それに伴い、シングルチップマイコンの利用分野も拡大
し、種々の制御分野に利用されている。
し、種々の制御分野に利用されている。
この際、内蔵プログラムメモリの容量に限界があるため
、チップ外部のメモリにもプログラムを配置し、実行す
る機能（以下外部拡張機能と呼ぶ）を備えたシングルチ
ップマイコンが使用されている。
、チップ外部のメモリにもプログラムを配置し、実行す
る機能（以下外部拡張機能と呼ぶ）を備えたシングルチ
ップマイコンが使用されている。
また、ソフトウェア開発に関しては、以前はアセンブリ
言語が主に用いられていたが、最近は早期開発が要求さ
れるため、Ｃ言語等の高級言語が用いられている。
言語が主に用いられていたが、最近は早期開発が要求さ
れるため、Ｃ言語等の高級言語が用いられている。
高級言語で記述されたプログラムは、一般にコンパイラ
によって礪械語に変換されるが、アセンブリ言語で記述
された場合に比べ、プログラム容量が大きくなる。した
がって、８ビツトのシングルチップマイコンを用いる場
合、一般にアドレスバス幅は１６ビツトであり、６４に
バイトのプログラムまではアドレスバスにより直接アド
レス可能であるが、それ以上のプログラム容量の場合は
アドレスできない。しかも、コンパイラ言語使用のため
、最近そういった場合がしばしば現れている。
によって礪械語に変換されるが、アセンブリ言語で記述
された場合に比べ、プログラム容量が大きくなる。した
がって、８ビツトのシングルチップマイコンを用いる場
合、一般にアドレスバス幅は１６ビツトであり、６４に
バイトのプログラムまではアドレスバスにより直接アド
レス可能であるが、それ以上のプログラム容量の場合は
アドレスできない。しかも、コンパイラ言語使用のため
、最近そういった場合がしばしば現れている。
上述した従来のシングルデツプマイクロコンピュータは
、内部アドレスバスで直接指定可能なメモリ空間以上の
容量のユーザープログラムを実行不可能であるという欠
点がある。
、内部アドレスバスで直接指定可能なメモリ空間以上の
容量のユーザープログラムを実行不可能であるという欠
点がある。
本発明のシングルチップマイクロコンピュータは、ＣＰ
Ｕから出力されるプログラムカウンタの桁上げ信号によ
って現在値を＋１インクリメントし、アドレスバスを介
して転送されるアドレスの上位アドレスとして外部メモ
リに出力するアドレス生成回路を外部拡張回路が有して
いる。
Ｕから出力されるプログラムカウンタの桁上げ信号によ
って現在値を＋１インクリメントし、アドレスバスを介
して転送されるアドレスの上位アドレスとして外部メモ
リに出力するアドレス生成回路を外部拡張回路が有して
いる。
また、本発明のシングルチップマイクロコンピュータは
、ＣＰＵは相対分岐命令を実行する分岐実行信号を出力
するようになっており、ＣＰＬＪが相対分岐命令を実行
する時に算術論理演算回路が分岐先アドレスを演算し、
キャリーもしくはボローが生じたとき算術論理回路はそ
れぞれ増加信号。
、ＣＰＵは相対分岐命令を実行する分岐実行信号を出力
するようになっており、ＣＰＬＪが相対分岐命令を実行
する時に算術論理演算回路が分岐先アドレスを演算し、
キャリーもしくはボローが生じたとき算術論理回路はそ
れぞれ増加信号。
減少信号を出力するようになっており、ＣＰｕから分岐
実行信号が出力された後、増加信号または減少信号が出
力されると現在値をそれぞれ＋１インクリメント、−１
デクリメントし、アドレスバスを介して転送されるアド
レスの上位アドレスとして外部メモリに出力するアドレ
ス生成回路を前記外部拡張回路が有している。
実行信号が出力された後、増加信号または減少信号が出
力されると現在値をそれぞれ＋１インクリメント、−１
デクリメントし、アドレスバスを介して転送されるアド
レスの上位アドレスとして外部メモリに出力するアドレ
ス生成回路を前記外部拡張回路が有している。
（作用〕
アドレス生成回路を内蔵し、バンク切り換えを行うこと
により、プログラム空間を拡張し、内部アドレスバス幅
により直接指定可能なアドレス空間より容量の大ぎなユ
ーザープログラムを実行可能である。
により、プログラム空間を拡張し、内部アドレスバス幅
により直接指定可能なアドレス空間より容量の大ぎなユ
ーザープログラムを実行可能である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシングルチップマイコンの第１の実施
例のブロック図である。
例のブロック図である。
プログラムカウンタ１は命令の格納アドレスを指すポイ
ンタである。読出し専用メモリ（以下ＲＯＭと呼ぶ）２
はユーザープログラムが格納される。アドレスバス３は
アドレスを転送するバスであり、バス幅はプログラムカ
ウンタ１のビット幅と同一とする。データバス４は処理
データを転送するバスである。命令レジスタ５はＲＯＭ
２から読出した命令、または外部メモリ１９から外部拡
張回路１３を介して読出した命令がデータバス４を介し
て格納される。実行制御回路６は、命令レジスタ５に格
納された内容に従って実行制御信号７を出力し、各部の
動作を制御する。また、命令実行終了時には、ＲＯＭ２
または外部メモリ１９に格納した次命令を、データバス
４を介して命令レジスタ５に格納するとともに、プログ
ラムカウンタインクリメント信号７２を出力し、プログ
ラムカウンタ１の内容に１を加算する。テンポラリレジ
スタ８．９には、データバス４を介して転送するデータ
が一時的に格納される。算術論理演算ユニット１０はテ
ンポラリレジスタ８．９に格納されたデータに対し算術
論理演算を行ない、結果をデータバス４へ出力する。汎
用レジスタ群１６は様々な処理データ格納用として用い
られる読出し、１込みが可能なレジスタで、実行制御信
号７に応じて指定されたレジスタの格納データをデータ
バス４へ出力するか、実行制御信号７に応じて指定した
レジスタに、データバス４を介した転送データを格納す
る。外部拡張回路１３は、アドレスバス３を介して転送
されるアドレスを下位アドレスとし、アドレス生成回路
１２Ａの出力を上位アドレスとしてチップ外部に出力し
、外部メモリ１９をアドレス指定し、読出した命令をデ
ータバス４に出力する。アドレス生成回路１２Ａはメモ
リマツプされており、データバス４を介した転送データ
をラッチ後出力するか、またはアドレス生成回路１２Ａ
の出力データに１を加算した値をラッチ後出力する。プ
ログラムカウンタ１、命令レジスタ５、実行制御回路６
、汎用レジスタ群１６、算術論理演算ユニット１０から
なる１０ツクは中央処理装置（以下ＣＰＵと呼ぶ）を構
成している。
ンタである。読出し専用メモリ（以下ＲＯＭと呼ぶ）２
はユーザープログラムが格納される。アドレスバス３は
アドレスを転送するバスであり、バス幅はプログラムカ
ウンタ１のビット幅と同一とする。データバス４は処理
データを転送するバスである。命令レジスタ５はＲＯＭ
２から読出した命令、または外部メモリ１９から外部拡
張回路１３を介して読出した命令がデータバス４を介し
て格納される。実行制御回路６は、命令レジスタ５に格
納された内容に従って実行制御信号７を出力し、各部の
動作を制御する。また、命令実行終了時には、ＲＯＭ２
または外部メモリ１９に格納した次命令を、データバス
４を介して命令レジスタ５に格納するとともに、プログ
ラムカウンタインクリメント信号７２を出力し、プログ
ラムカウンタ１の内容に１を加算する。テンポラリレジ
スタ８．９には、データバス４を介して転送するデータ
が一時的に格納される。算術論理演算ユニット１０はテ
ンポラリレジスタ８．９に格納されたデータに対し算術
論理演算を行ない、結果をデータバス４へ出力する。汎
用レジスタ群１６は様々な処理データ格納用として用い
られる読出し、１込みが可能なレジスタで、実行制御信
号７に応じて指定されたレジスタの格納データをデータ
バス４へ出力するか、実行制御信号７に応じて指定した
レジスタに、データバス４を介した転送データを格納す
る。外部拡張回路１３は、アドレスバス３を介して転送
されるアドレスを下位アドレスとし、アドレス生成回路
１２Ａの出力を上位アドレスとしてチップ外部に出力し
、外部メモリ１９をアドレス指定し、読出した命令をデ
ータバス４に出力する。アドレス生成回路１２Ａはメモ
リマツプされており、データバス４を介した転送データ
をラッチ後出力するか、またはアドレス生成回路１２Ａ
の出力データに１を加算した値をラッチ後出力する。プ
ログラムカウンタ１、命令レジスタ５、実行制御回路６
、汎用レジスタ群１６、算術論理演算ユニット１０から
なる１０ツクは中央処理装置（以下ＣＰＵと呼ぶ）を構
成している。
割込み制御回路１４はチップ外部から入力する外部ｖ１
込ミ要求信＠１５に従ッテ、ＣＰ Ｕ １．：Ｆ＋ 込
ミ処理を実行させる。
込ミ要求信＠１５に従ッテ、ＣＰ Ｕ １．：Ｆ＋ 込
ミ処理を実行させる。
第２図はアドレス生成回路１２Ａのプロッタ図である。
アドレス生成回路１２Ａは、デコード回路１２１．出力
ラッチ１２２０選択回路１２７゜増加回路１２６．２人
カアンドゲート１２．３．２人力オアゲート１２８から
構成される。デコード回路１２１はアドレスバス３に出
力されたアドレスがアドレス生成回路１２のマツプアド
レスのとき１′を出力する。出力ラッチ１２２は、デコ
ード回路１２１の出力およびライトストローブ信号７１
を入力とする２人カアンドゲート１２３の出力である選
択信号１２４および桁上げ信号１００を入力とする２人
力オアゲート１２８の出力が“１”の時、選択回路１２
７の出力をラッチする。
ラッチ１２２０選択回路１２７゜増加回路１２６．２人
カアンドゲート１２．３．２人力オアゲート１２８から
構成される。デコード回路１２１はアドレスバス３に出
力されたアドレスがアドレス生成回路１２のマツプアド
レスのとき１′を出力する。出力ラッチ１２２は、デコ
ード回路１２１の出力およびライトストローブ信号７１
を入力とする２人カアンドゲート１２３の出力である選
択信号１２４および桁上げ信号１００を入力とする２人
力オアゲート１２８の出力が“１”の時、選択回路１２
７の出力をラッチする。
増加回路１２６は、出力ラッチ１２２の値に１を加算す
ると同時に出力する。選択回路１２７は、選択信号１２
４がＯ”のとき増加回路１２６の出力を、選択信号１２
４が１”のときデータバス４を介した転送データを選択
し、出力ラッチ１２２に出力する。
ると同時に出力する。選択回路１２７は、選択信号１２
４がＯ”のとき増加回路１２６の出力を、選択信号１２
４が１”のときデータバス４を介した転送データを選択
し、出力ラッチ１２２に出力する。
次に、本実施例の動作を説明する。
まず、ＲＯＭ２に格納されたプログラムを実行する場合
を説明する。
を説明する。
プログラムカウンタ１で指定されるアドレスの命令をＲ
ＯＭ２から読出し、データバス４を介して命令レジスタ
５に格納する。命令レジスタ５に格納された命令は、プ
ログラマブル・ロジック・アレイ（Ｐ Ｌ Ａ ）等に
よってデコード後、実行制御信号７を発生し命令機能を
実行する。命令実行が終了すると、命令レジスタ５に新
たな命令を格納後、プログラムカウンタインクリメント
信号７２を出力し、プログラムカウンタ１の内容に１を
加算するとともに、プログラム実行処理を続ける。
ＯＭ２から読出し、データバス４を介して命令レジスタ
５に格納する。命令レジスタ５に格納された命令は、プ
ログラマブル・ロジック・アレイ（Ｐ Ｌ Ａ ）等に
よってデコード後、実行制御信号７を発生し命令機能を
実行する。命令実行が終了すると、命令レジスタ５に新
たな命令を格納後、プログラムカウンタインクリメント
信号７２を出力し、プログラムカウンタ１の内容に１を
加算するとともに、プログラム実行処理を続ける。
次に、外部メモリ１つに格納されたプログラムを実行す
る場合を説明する。
る場合を説明する。
プログラムカウンタ１で指定されるアドレスが外部メモ
リアドレスの場合、外部拡張回路１３は、アドレスバス
３に出力されたプログラムカウンタ１の値を外部メモリ
１９に出力する。その後外部拡張回路１３は、外部メモ
リ１９から読出した命令を取込み、データバス４に出力
する。ＣＰＵは、命令をデータバス４を介し命令レジス
タ５に格納後実行する。命令実行が終了すると、命令レ
ジスタ５に新たな命令を格納後、プログラムカウンタイ
ンクリメント信号７２を出力し、プログラムカウンタ１
の内容に１を加算するとともに、プログラム実行処理を
続ける。また、プログラムカウンタ１の内容がオーバー
フローした場合、桁上げ信号１００をアドレス生成回路
１２に出力する。
リアドレスの場合、外部拡張回路１３は、アドレスバス
３に出力されたプログラムカウンタ１の値を外部メモリ
１９に出力する。その後外部拡張回路１３は、外部メモ
リ１９から読出した命令を取込み、データバス４に出力
する。ＣＰＵは、命令をデータバス４を介し命令レジス
タ５に格納後実行する。命令実行が終了すると、命令レ
ジスタ５に新たな命令を格納後、プログラムカウンタイ
ンクリメント信号７２を出力し、プログラムカウンタ１
の内容に１を加算するとともに、プログラム実行処理を
続ける。また、プログラムカウンタ１の内容がオーバー
フローした場合、桁上げ信号１００をアドレス生成回路
１２に出力する。
ここで、ユーザープログラムの容量がプログラムカウン
タ１で直接指定される容量より大であるとする。この時
、チップ外部に配置した全てのユーザープログラムに対
し、内部アドレスバス３により直接アクセスすることは
不可能である。したがって、アドレス生成回路１２△を
もちいて、バンク切り換えによりアドレス空間を拡張す
る。
タ１で直接指定される容量より大であるとする。この時
、チップ外部に配置した全てのユーザープログラムに対
し、内部アドレスバス３により直接アクセスすることは
不可能である。したがって、アドレス生成回路１２△を
もちいて、バンク切り換えによりアドレス空間を拡張す
る。
本実施例では、出力ラッチ１２２に値を書込む処理を以
下のように実行する。
下のように実行する。
アドレス生成回路１２Ａのマツプアドレスを、あらかじ
め汎用レジスタ群１６内Ｈレジスタに格納しておくもの
とする。
め汎用レジスタ群１６内Ｈレジスタに格納しておくもの
とする。
ＣＰＵのメモリライト命令を実行すると、アドレス生成
回路１２△のマツプアドレスが、汎用レジスタ群１６の
レジスタＨからアドレスバス３に出力される。この時、
デコード回路１２１の出力が“１″となり、ライトスト
ローブ信号７１が“１”となるので、２人カアンドゲー
ト１２３の入力はともに“１″となり、選択信号１２４
を出力する。したがって、選択回路１２７はデータバス
４を介した転送データを選択し、出力ラッチ１２２に出
力する。同時に、選択信号１２４を出力しているため２
人力オアゲート１２８の出力が′１”となり、出力ラッ
チ１２２は選択回路１２７の出力をラッチする。よって
、アドレス生成回路１２△は、データバス４を介した転
送データをラッチし出力する。
回路１２△のマツプアドレスが、汎用レジスタ群１６の
レジスタＨからアドレスバス３に出力される。この時、
デコード回路１２１の出力が“１″となり、ライトスト
ローブ信号７１が“１”となるので、２人カアンドゲー
ト１２３の入力はともに“１″となり、選択信号１２４
を出力する。したがって、選択回路１２７はデータバス
４を介した転送データを選択し、出力ラッチ１２２に出
力する。同時に、選択信号１２４を出力しているため２
人力オアゲート１２８の出力が′１”となり、出力ラッ
チ１２２は選択回路１２７の出力をラッチする。よって
、アドレス生成回路１２△は、データバス４を介した転
送データをラッチし出力する。
また、プログラムカウンタインクリメント信号７２が発
生し、プログラムカウンタ１のインクリメント処理によ
り、最上位ビットから桁上がりが発生すると、桁上げ信
号１００が発生し選択信号１２４が“０”のため、選択
回路１２７は増加回路１２６の出力を選択し、出力ラッ
チ１２２に出力する。同時に、桁上げ信号１００が“１
”のため、２人力オアゲート１２８の出力が１″となり
、出力ラッチ１２２は選択回路１２７の出力をラッチす
る。よって、アドレス生成回路１２△の出力は、１を加
算されたこととなる。
生し、プログラムカウンタ１のインクリメント処理によ
り、最上位ビットから桁上がりが発生すると、桁上げ信
号１００が発生し選択信号１２４が“０”のため、選択
回路１２７は増加回路１２６の出力を選択し、出力ラッ
チ１２２に出力する。同時に、桁上げ信号１００が“１
”のため、２人力オアゲート１２８の出力が１″となり
、出力ラッチ１２２は選択回路１２７の出力をラッチす
る。よって、アドレス生成回路１２△の出力は、１を加
算されたこととなる。
さて、この時ブ［１グラム空間の拡張を、バンク切り換
え方式を用いて以下のように実行する。簡単のため、Ｒ
ＯＭ２の宙吊を４にバイト、アドレスバス３の幅を１６
ビツト、出力ラッチ１２２を２ビツト構成、ユーザープ
ログラムの容けを９２にバイトとする。
え方式を用いて以下のように実行する。簡単のため、Ｒ
ＯＭ２の宙吊を４にバイト、アドレスバス３の幅を１６
ビツト、出力ラッチ１２２を２ビツト構成、ユーザープ
ログラムの容けを９２にバイトとする。
アドレス生成回路１２Ａの出力データをバンク指定に用
いることとする。出力ラッチ１２２は２ピツト構成であ
るため、最大４個のバンクを指定可能であり、アドレス
空間は６４にバイトから２５６にバイトに拡張される。
いることとする。出力ラッチ１２２は２ピツト構成であ
るため、最大４個のバンクを指定可能であり、アドレス
空間は６４にバイトから２５６にバイトに拡張される。
まず、ＣＰＵの命令によって、出力ラッチ１２２にＯを
ライトする。この時、ＣＰＵはバンクＯに格納されたプ
ログラムを実行する。ユーザープログラムは、アドレス
０ＯＯＯＨ−ＦＦＦＦＨ。
ライトする。この時、ＣＰＵはバンクＯに格納されたプ
ログラムを実行する。ユーザープログラムは、アドレス
０ＯＯＯＨ−ＦＦＦＦＨ。
１１０００Ｈ−１７ＦＦＦＨ（Ｈは１６進数表現である
ことを示す）に格納されている。アドレス００００ Ｈ
−Ｆ Ｆ Ｆ Ｆ Ｈは内部ＲＯＭ領域であり、プログ
ラムが格納されている。
ことを示す）に格納されている。アドレス００００ Ｈ
−Ｆ Ｆ Ｆ Ｆ Ｈは内部ＲＯＭ領域であり、プログ
ラムが格納されている。
さて、ユーザープログラムをシーケンシャルに実行して
いるとする。プログラムカウンタ１の内容がＦＦＦＦＨ
から０ＯＯＯＨに変化すると、バンクＯからバンク１に
切り換える必要があるが、本実施例のシングルチップマ
イコンにおいては、以下のようにアドレス生成回路１２
Ａのハードウェアにより自動的に行う。
いるとする。プログラムカウンタ１の内容がＦＦＦＦＨ
から０ＯＯＯＨに変化すると、バンクＯからバンク１に
切り換える必要があるが、本実施例のシングルチップマ
イコンにおいては、以下のようにアドレス生成回路１２
Ａのハードウェアにより自動的に行う。
プログラムカウンタ１がオーバーフローすると、ＣＰＵ
は桁上げ信号１００をアドレス生成回路１２Ａに対し出
力する。この時選択回路１２７は、選択信号１２４がＯ
”のため増加回路１２６の出力を選択し出力ラッチ１２
２に出力する。また、桁上げ信号１００が“１”のため
、２人力オアゲート１２８の出力は“１″となり、出力
ラッチ１２２は選択回路１２７の出力をラッチする。こ
こで、出力ラッチ１２２の内容は０であったから、新た
に１が格納される。したがって、ＣＰ （Ｊはバンク１
の開始アドレス１００００Ｈから命令実行を行う。
は桁上げ信号１００をアドレス生成回路１２Ａに対し出
力する。この時選択回路１２７は、選択信号１２４がＯ
”のため増加回路１２６の出力を選択し出力ラッチ１２
２に出力する。また、桁上げ信号１００が“１”のため
、２人力オアゲート１２８の出力は“１″となり、出力
ラッチ１２２は選択回路１２７の出力をラッチする。こ
こで、出力ラッチ１２２の内容は０であったから、新た
に１が格納される。したがって、ＣＰ （Ｊはバンク１
の開始アドレス１００００Ｈから命令実行を行う。
本実施例においては、デコード回路１２１．出力ラッチ
１２２．ｉ択回路１２７．増加回路１２６を内蔵したア
ドレス生成回路１２Ａによりバンク切り換えを行い、ア
ドレス空間を拡張することが容易に可能である。また、
処理をハードウェアで実行するので処理効率が良い。
１２２．ｉ択回路１２７．増加回路１２６を内蔵したア
ドレス生成回路１２Ａによりバンク切り換えを行い、ア
ドレス空間を拡張することが容易に可能である。また、
処理をハードウェアで実行するので処理効率が良い。
第３図は本発明のシングルチップマイコンの第２の実施
例のブロック図である。
例のブロック図である。
本実施例のシングルチップマイコンにおいては、ＣＰＩ
Ｊが相対分岐命令を実行すると分岐実行信号７３をアド
レス生成回路１２Ｂに出力すること、ＣＰＵが相対分岐
命令を実行する時、算術論理演算回路１０で分岐先アド
レス計算中にアドレス生成回路１２Ｂに増加信号１０１
．減少信号１０２を出力すること、およびアドレス生成
回路１２Ｂの構成、動作以外は第１の実施例のシングル
チップマイコンとの相違はない。
Ｊが相対分岐命令を実行すると分岐実行信号７３をアド
レス生成回路１２Ｂに出力すること、ＣＰＵが相対分岐
命令を実行する時、算術論理演算回路１０で分岐先アド
レス計算中にアドレス生成回路１２Ｂに増加信号１０１
．減少信号１０２を出力すること、およびアドレス生成
回路１２Ｂの構成、動作以外は第１の実施例のシングル
チップマイコンとの相違はない。
したがって、以下相違点のみ述べる。
本実施例のシングルチップマイコンにおいては、相対分
岐命令実行に伴い必要なメモリバンク切り換えを自動的
にハードウェアにより実行する。
岐命令実行に伴い必要なメモリバンク切り換えを自動的
にハードウェアにより実行する。
すなわち、本実施例のシングルチップマイコンにおいて
は、ＣＰＵがプログラムカウンタ１の内容−１２８から
プログラムカウンタ１の内容＋１２７のアドレス範囲へ
の相対分岐を行う命令を実行すると、プログラムカウン
タ１の下位８ビツトデータをリードしてアドレスバス３
およびデータバス４を介しテンポラリレジスタ８に格納
する。
は、ＣＰＵがプログラムカウンタ１の内容−１２８から
プログラムカウンタ１の内容＋１２７のアドレス範囲へ
の相対分岐を行う命令を実行すると、プログラムカウン
タ１の下位８ビツトデータをリードしてアドレスバス３
およびデータバス４を介しテンポラリレジスタ８に格納
する。
次に、８ビツトの相対アドレス値をＲＯＭ２または外部
メモリ１９からデータバス４を介しテンポラリレジスタ
９に格納する。次に、算術論理演算ユニット１０で加算
を行い、結果をデータバス４およびアドレスバス３を介
しプログラムカウンタ１の下位８ビツトに格納する。同
様にして、プログラムカウンタ１の上位８ビツトをリー
ドし、アドレスバス３およびデータバス４を介してテン
ポラリレジスタ８に格納する。
メモリ１９からデータバス４を介しテンポラリレジスタ
９に格納する。次に、算術論理演算ユニット１０で加算
を行い、結果をデータバス４およびアドレスバス３を介
しプログラムカウンタ１の下位８ビツトに格納する。同
様にして、プログラムカウンタ１の上位８ビツトをリー
ドし、アドレスバス３およびデータバス４を介してテン
ポラリレジスタ８に格納する。
次に、算術論理演算ユニット１０で、前回の演算の結果
キャリーもしくはボローが生じたとき、テンポラリレジ
スタ８の内容に１を加算または減算後、結果をプログラ
ムカウンタ１の上位８ビツトに格納する。この時、演算
の結果キャリーもしくはボローがさらに生じたとき、算
術論理演算ユニット１０はアドレス生成回路１２Ｂに対
し、それぞれの場合に対応して増加信号１０１．減少信
号１０２を出力する。
キャリーもしくはボローが生じたとき、テンポラリレジ
スタ８の内容に１を加算または減算後、結果をプログラ
ムカウンタ１の上位８ビツトに格納する。この時、演算
の結果キャリーもしくはボローがさらに生じたとき、算
術論理演算ユニット１０はアドレス生成回路１２Ｂに対
し、それぞれの場合に対応して増加信号１０１．減少信
号１０２を出力する。
さて、プログラム空間のバンク切り換えを、アドレス生
成回路１２Ｂにより以下のように実行する。
成回路１２Ｂにより以下のように実行する。
アドレス生成回路１２Ｂについて第４図を用いて説明す
る。
る。
アドレス生成回路１２Ｂは、分岐実行信号７３゜桁上げ
信号１００２選択信号１２４を入力とする３人力オアゲ
ート１２９、増減回路１２５を備える以外、第１の実施
例のシングルチップマイコンのアドレス生成回路１２Ａ
と構成および動作が同一である。よって、以下相違点の
み述べる。
信号１００２選択信号１２４を入力とする３人力オアゲ
ート１２９、増減回路１２５を備える以外、第１の実施
例のシングルチップマイコンのアドレス生成回路１２Ａ
と構成および動作が同一である。よって、以下相違点の
み述べる。
ＣＰＵが相対分岐命令を実行すると、選択信号１２４が
Ｏ”のため、選択回路１２７は増減回路１２５の出力を
選択後、出力ラッチ１２２に出力する。同時に、分岐実
行信号７３が“′１”であるため３人力オアゲート１２
９の出力は“１″となり、出力ラッチ１２２は増減回路
１２５の出力をラッチし、チップ外部に出力する。この
時増減回路１２５は、増加信号１０１．減少信号１０２
がともに“０″の場合出力ラッチ１２２の値をそのまま
出力し、また増加信号１０１がｈａ １１＋、減少信号
１０２が“Ｏ″の場合出力ラッチ１２２の値に１を加算
した値を出力し、また増加信号１０１が“０”、減少信
号１０２が“１″の場合出力ラッチ１２２の値から１を
減少させた値を出力する。ここで、増加信号１０１がｄ
１１１．減少信号１０２が“１”の場合は存在しない
。
Ｏ”のため、選択回路１２７は増減回路１２５の出力を
選択後、出力ラッチ１２２に出力する。同時に、分岐実
行信号７３が“′１”であるため３人力オアゲート１２
９の出力は“１″となり、出力ラッチ１２２は増減回路
１２５の出力をラッチし、チップ外部に出力する。この
時増減回路１２５は、増加信号１０１．減少信号１０２
がともに“０″の場合出力ラッチ１２２の値をそのまま
出力し、また増加信号１０１がｈａ １１＋、減少信号
１０２が“Ｏ″の場合出力ラッチ１２２の値に１を加算
した値を出力し、また増加信号１０１が“０”、減少信
号１０２が“１″の場合出力ラッチ１２２の値から１を
減少させた値を出力する。ここで、増加信号１０１がｄ
１１１．減少信号１０２が“１”の場合は存在しない
。
つまり、第２の実施例のシングルチップマイコンが相対
分岐命令を実行すると、バンク内の相対分岐の場合は分
岐実行信号７３が゛１″、増加信号１０１が“０”、減
少信号１０２が“Ｏｎとなるので出力ラッチ１２２の内
容は変化せず、バンク番号は変化しない。
分岐命令を実行すると、バンク内の相対分岐の場合は分
岐実行信号７３が゛１″、増加信号１０１が“０”、減
少信号１０２が“Ｏｎとなるので出力ラッチ１２２の内
容は変化せず、バンク番号は変化しない。
バンクＯからバンク１への相対分岐の場合は分岐実行信
号７３が“１”、増加信号１０１が“１”、減少信号１
０２が“０″となり出力ラッチ１２２の内容が１加算さ
れるため、バンク番号に１が加算される。逆に、バンク
１からバンク０への分岐の場合は分岐実行信号７３が“
１”、増加信＠１０１がｌ Ｑ １１．減少信号１０２
が１″となり、出力ラッチ１２２の内容が１減算され、
バンク番号から１減埠される。
号７３が“１”、増加信号１０１が“１”、減少信号１
０２が“０″となり出力ラッチ１２２の内容が１加算さ
れるため、バンク番号に１が加算される。逆に、バンク
１からバンク０への分岐の場合は分岐実行信号７３が“
１”、増加信＠１０１がｌ Ｑ １１．減少信号１０２
が１″となり、出力ラッチ１２２の内容が１減算され、
バンク番号から１減埠される。
上記第２の実施例のシングルチップマイコンにおいては
、第１の実施例のシングルチップマイコンの動作に加え
て、ＣＰＵによる相対分岐命令実行時、バンク番号の増
減処理をハードウェアにより自動的に行うので、相対分
岐処理の効率が非常に良いという効果がある。
、第１の実施例のシングルチップマイコンの動作に加え
て、ＣＰＵによる相対分岐命令実行時、バンク番号の増
減処理をハードウェアにより自動的に行うので、相対分
岐処理の効率が非常に良いという効果がある。
以上説明したように本発明は、外部拡張回路内にアドレ
ス生成回路を設け、アドレス生成回路がバンク切り換え
を自動的に行うことにより、プログラム空間の拡張が容
易に可能であり、バンク切り換えによるオーバヘッドが
小さい効果がある。
ス生成回路を設け、アドレス生成回路がバンク切り換え
を自動的に行うことにより、プログラム空間の拡張が容
易に可能であり、バンク切り換えによるオーバヘッドが
小さい効果がある。
第１図は本発明のシングルチップマイコンの第１の実施
例のブロック図、第２図は第１の実施例におけるアドレ
ス生成回路１２Ａのブロック図、第３図は本発明のシン
グルチップマイコンの第２の実施例のブロック図、＠４
図は第２の実施例におけるアドレス生成回路１２Ｂのブ
ロック図である。 １・・・プログラムカウンタ、 １００・・・桁上げ信号、 ２・・・ＲＯＭ、 ３・・・アドレスバス、 ４・・・データバス、 ５・・・命令レジスタ、 ６・・・実行制御回路、 ７・・・実行制御信号、 ７１・・・ライトストローブ信号、 ７２・・・プログラムカウンタインクリメント信号、 ７３・・・分岐実行信号、 ８．９・・・テンポラリレジスタ、 １０・・・惇術論理演輝ユニット、 １０１・・・増加信号、１０２・・・減少信号、１２Ａ
、１２Ｂ・・・アドレス生成回路、１２１・・・デコー
ド回路、１２２・・・出力ラッチ、１２３・・・２人カ
アンドゲート、 １２４・・・選択信号、 １２５・・・増減回路、１２
６・・・増加回路、 １２７・・・選択回路、１２８・
・・２人力オアゲート、 １２９・・・３人力オアゲート、 １３・・・外部拡張回路、 １４・・・割込み制御回路
、１５・・・外部割込み要求信号群、 １６・・・汎用レジスタ群、１９・・・外部メモリ。
例のブロック図、第２図は第１の実施例におけるアドレ
ス生成回路１２Ａのブロック図、第３図は本発明のシン
グルチップマイコンの第２の実施例のブロック図、＠４
図は第２の実施例におけるアドレス生成回路１２Ｂのブ
ロック図である。 １・・・プログラムカウンタ、 １００・・・桁上げ信号、 ２・・・ＲＯＭ、 ３・・・アドレスバス、 ４・・・データバス、 ５・・・命令レジスタ、 ６・・・実行制御回路、 ７・・・実行制御信号、 ７１・・・ライトストローブ信号、 ７２・・・プログラムカウンタインクリメント信号、 ７３・・・分岐実行信号、 ８．９・・・テンポラリレジスタ、 １０・・・惇術論理演輝ユニット、 １０１・・・増加信号、１０２・・・減少信号、１２Ａ
、１２Ｂ・・・アドレス生成回路、１２１・・・デコー
ド回路、１２２・・・出力ラッチ、１２３・・・２人カ
アンドゲート、 １２４・・・選択信号、 １２５・・・増減回路、１２
６・・・増加回路、 １２７・・・選択回路、１２８・
・・２人力オアゲート、 １２９・・・３人力オアゲート、 １３・・・外部拡張回路、 １４・・・割込み制御回路
、１５・・・外部割込み要求信号群、 １６・・・汎用レジスタ群、１９・・・外部メモリ。
Claims (1)
- 【特許請求の範囲】 １、アドレスバスによってアドレス指定された外部メモ
リから命令を読出し、データバスに出力する外部拡張回
路を備えたシングルチップマイクロコンピュータにおい
て、 ＣＰＵから出力されるプログラムカウンタの桁上げ信号
によって現在値を＋１インクリメントし、アドレスバス
を介して転送されるアドレスの上位アドレスとして外部
メモリに出力するアドレス生成回路を前記外部拡張回路
が含むことを特徴とするシングルチップマイクロコンピ
ュータ。 ２、アドレスバスによってアドレス指定された外部メモ
リから命令を読出し、データバスに出力する外部拡張回
路を備えたシングルチップマイクロコンピュータにおい
て、 ＣＰＵは相対分岐命令を実行すると分岐実行信号を出力
するようになっており、 ＣＰＵが相対分岐命令を実行する時に算術論理演算回路
が分岐先アドレスを演算し、キャリーもしくはボローが
生じたとき算術論理演算回路はそれぞれ増加信号、減少
信号を出力するようになつており、 ＣＰＵから分岐実行信号が出力された後、増加信号また
は減少信号が出力されると現在値をそれぞれ＋１インク
リメント、−１デクリメントし、アドレスバスを介して
転送されるアドレスの上位アドレスとして外部メモリに
出力するアドレス生成回路を前記外部拡張回路が含むこ
とを特徴とするシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092077A JPH01263750A (ja) | 1988-04-13 | 1988-04-13 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092077A JPH01263750A (ja) | 1988-04-13 | 1988-04-13 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01263750A true JPH01263750A (ja) | 1989-10-20 |
Family
ID=14044387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092077A Pending JPH01263750A (ja) | 1988-04-13 | 1988-04-13 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01263750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5024709A (en) * | 1990-01-22 | 1991-06-18 | Slautterback Corporation | Contact-free method of forming sift-proof seals |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563442A (en) * | 1978-11-07 | 1980-05-13 | Fujitsu Ltd | Address set control system |
| JPS55103653A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Data processing unit |
| JPS59214961A (ja) * | 1983-05-23 | 1984-12-04 | Fujitsu Ltd | 読出し専用メモリアクセス方式 |
| JPS6284366A (ja) * | 1985-10-09 | 1987-04-17 | Fujitsu Ltd | マイクロコンピユ−タ |
-
1988
- 1988-04-13 JP JP63092077A patent/JPH01263750A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563442A (en) * | 1978-11-07 | 1980-05-13 | Fujitsu Ltd | Address set control system |
| JPS55103653A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Data processing unit |
| JPS59214961A (ja) * | 1983-05-23 | 1984-12-04 | Fujitsu Ltd | 読出し専用メモリアクセス方式 |
| JPS6284366A (ja) * | 1985-10-09 | 1987-04-17 | Fujitsu Ltd | マイクロコンピユ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5024709A (en) * | 1990-01-22 | 1991-06-18 | Slautterback Corporation | Contact-free method of forming sift-proof seals |
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