JP2839950B2 - モーション・ディテクター - Google Patents
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- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
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- Dry Shavers And Clippers (AREA)
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Description
【発明の詳細な説明】 本発明はモーション・エスティメーションすなわちモ
ーション・ディテクターに関し、特に、但しこれに限定
されない、インターフレーム・ディファレンシャル・コ
ーディングを用いるビデオ・コーダーに関する。
ーション・ディテクターに関し、特に、但しこれに限定
されない、インターフレーム・ディファレンシャル・コ
ーディングを用いるビデオ・コーダーに関する。
図１は公知のビデオ・コーダーを示す。ビデオ信号
（一般的にはデジタル）がインプットａに受け取られ
る。減算器ｂがインプットと予測器から予測された信号
との間の差を形成し、次の更にこの差がボックスｄにコ
ード化される。ここで行われるコーディングは本発明の
主題ではないが、スレッシホールディング（ゼロ又はマ
イナーな差の伝達を抑制するための）、量子化又は変換
コーディングを含むことが出来る。予測器へのインプッ
トは加算器ｅの中で形成される予測の合計とローカルデ
コーダーｆ内でデコードされたコード化された差の信号
とである（従って、コーディング及びデコーディング・
プロセスにおける情報のロスが予測器・ループに含まれ
る。） ディファレンシャル・コーディングは実質的にインタ
ーフレーム（フレーム間のもの）であり、予測器ｃは単
にワンフレーム・ディレイから成り立つことが出来る。
然し図に示すごとく、モーション・エスティメーターｇ
も含まれる。これはコーディングされる画像のフレーム
を、予測器に送られる前のフレームと比較する。（画像
が分割されていると考えられる）カレント（現在の）フ
レームの各ブロックに対して、これが、そのブロックが
最も似ている前のフレームの区域を同定する。同定され
た区域と問題のブロックとの間の、ポジション（位置）
に関するベクトル差のことをモーションベクトルと言い
（普通、これがテレビジョンの画像によって描かれたシ
ーンの中のオブジェクトの動作を現すからである）、こ
れが予測器に供給（アブライ）され、前のフレームの同
定された区域をカレントフレームの対応するブロックの
位置にシフトさせ、予測器により良い予測をアウトプッ
トさせる。この結果、減算器ｂによって形成された差
が、平均的に小さくなり、コーダーｄが、普通の場合よ
りも低いビットレートを用い、画像をエンコードするこ
とが出来る。
（一般的にはデジタル）がインプットａに受け取られ
る。減算器ｂがインプットと予測器から予測された信号
との間の差を形成し、次の更にこの差がボックスｄにコ
ード化される。ここで行われるコーディングは本発明の
主題ではないが、スレッシホールディング（ゼロ又はマ
イナーな差の伝達を抑制するための）、量子化又は変換
コーディングを含むことが出来る。予測器へのインプッ
トは加算器ｅの中で形成される予測の合計とローカルデ
コーダーｆ内でデコードされたコード化された差の信号
とである（従って、コーディング及びデコーディング・
プロセスにおける情報のロスが予測器・ループに含まれ
る。） ディファレンシャル・コーディングは実質的にインタ
ーフレーム（フレーム間のもの）であり、予測器ｃは単
にワンフレーム・ディレイから成り立つことが出来る。
然し図に示すごとく、モーション・エスティメーターｇ
も含まれる。これはコーディングされる画像のフレーム
を、予測器に送られる前のフレームと比較する。（画像
が分割されていると考えられる）カレント（現在の）フ
レームの各ブロックに対して、これが、そのブロックが
最も似ている前のフレームの区域を同定する。同定され
た区域と問題のブロックとの間の、ポジション（位置）
に関するベクトル差のことをモーションベクトルと言い
（普通、これがテレビジョンの画像によって描かれたシ
ーンの中のオブジェクトの動作を現すからである）、こ
れが予測器に供給（アブライ）され、前のフレームの同
定された区域をカレントフレームの対応するブロックの
位置にシフトさせ、予測器により良い予測をアウトプッ
トさせる。この結果、減算器ｂによって形成された差
が、平均的に小さくなり、コーダーｄが、普通の場合よ
りも低いビットレートを用い、画像をエンコードするこ
とが出来る。
１つの型のモーション・エスティメーターが、各ブロ
ックを前のフレームの対応するブロック及びブロックの
位置から位置的にシフトした区域と比較することによ
り、ブロックバイブロックのベーシスに（ブロック毎の
作用を基本に動作する。この中には可なりの量の処理が
含まれ、時にほ多くのアクセスを行って、両フレームの
バジョンを蓄える必要がある。
ックを前のフレームの対応するブロック及びブロックの
位置から位置的にシフトした区域と比較することによ
り、ブロックバイブロックのベーシスに（ブロック毎の
作用を基本に動作する。この中には可なりの量の処理が
含まれ、時にほ多くのアクセスを行って、両フレームの
バジョンを蓄える必要がある。
本発明はクレームの中に規定されている。
本発明の実施例を次の図面を用いて説明する。即ち、 図２は現在の画像のブロックと前の画像の対応するサ
ーチ区域とを示し、 図３は本発明の第１の実施例によるモーション・ベク
トル・ディテクターのブロック図、 図４は別の実施例による前の画像のアレーの模式図、 図５は本発明によって作られたサーチ・スキャンの模
式図、 図６は本発明の第２の実施例を示し、 図７は図６の実施例により処理された現在の画像のブ
ロックの模式図、 図８は本発明の一部分として類似メジャーの計算に適
した演算ユニットの模式図、 図９は本発明の一部分として好適の、最小類似メジャ
ー・ストアの模式図、図10と11はこの発明の基本的な原
理を説明するための図である。
ーチ区域とを示し、 図３は本発明の第１の実施例によるモーション・ベク
トル・ディテクターのブロック図、 図４は別の実施例による前の画像のアレーの模式図、 図５は本発明によって作られたサーチ・スキャンの模
式図、 図６は本発明の第２の実施例を示し、 図７は図６の実施例により処理された現在の画像のブ
ロックの模式図、 図８は本発明の一部分として類似メジャーの計算に適
した演算ユニットの模式図、 図９は本発明の一部分として好適の、最小類似メジャ
ー・ストアの模式図、図10と11はこの発明の基本的な原
理を説明するための図である。
説明するモーション・ディテクターは、コード化され
たテレビジョン画像の“カレント”（現時点の）フレー
ムを、８×８ブロックに、即ち水平方向の８つの画素
（ピクセル）と８本の垂線とによって分割されているも
のと見なす。この方法はインターレース即ち飛び越しシ
ステムにも同様に適用することが出来るが、説明を簡単
にするために、ノン・インターレース画面と仮定する。
これは、前の画像フレームの、当該ブロックに最も良く
似ている規定されたサーチ区域に横たわる（存在する）
ブロックサイズとされた区域の位置を示すモーションベ
クトルを各ブロックのために作り出すように設計されて
いる。
たテレビジョン画像の“カレント”（現時点の）フレー
ムを、８×８ブロックに、即ち水平方向の８つの画素
（ピクセル）と８本の垂線とによって分割されているも
のと見なす。この方法はインターレース即ち飛び越しシ
ステムにも同様に適用することが出来るが、説明を簡単
にするために、ノン・インターレース画面と仮定する。
これは、前の画像フレームの、当該ブロックに最も良く
似ている規定されたサーチ区域に横たわる（存在する）
ブロックサイズとされた区域の位置を示すモーションベ
クトルを各ブロックのために作り出すように設計されて
いる。
図２は、ｍ×ｎ＝８×８ブロックＮ（斜線部分）と、
方向SNによって示す23×23（即、８＋７×２）のピクセ
ル・サーチ区域とを示す。若しも、ピクセルが水平方向
に、また、線が垂直方向に、左上隅に原点を持つ座標x,
yによって示されるとすると、左上隅のピクセルがxN,yN
の座標を持つブロックに対しては、サーチ区域が（xN−
７）から水平に（xN＋８＋７）に伸び、（yN−７）から
垂直に（yN＋８＋７）に伸びる区域であり、（xN−7,yN
−７）から（xN＋8,yN＋８）に至る原点座標を持つｎ×
ｍの方形区域を含む。
方向SNによって示す23×23（即、８＋７×２）のピクセ
ル・サーチ区域とを示す。若しも、ピクセルが水平方向
に、また、線が垂直方向に、左上隅に原点を持つ座標x,
yによって示されるとすると、左上隅のピクセルがxN,yN
の座標を持つブロックに対しては、サーチ区域が（xN−
７）から水平に（xN＋８＋７）に伸び、（yN−７）から
垂直に（yN＋８＋７）に伸びる区域であり、（xN−7,yN
−７）から（xN＋8,yN＋８）に至る原点座標を持つｎ×
ｍの方形区域を含む。
モーションベクトルを得るためには、サーチ区域に横
たわるプリービアス（過去）のフレームの（８＋７）×
（８＋７）＝225の８×８区域と、即ち、左上のピクセ
ルがxN＋u,yN＋ｖの座標を持つもの（この場合、ｕは範
囲ｅ±ｐの中に、又ｖは範囲±ｑの中にある）とそれぞ
れ比較する必要がある。モーションベクトルは、比較が
最も似ていることを示すu,vの値である。類似性のテス
トには、適宜例えば、各“カレント”ブロックのピクセ
ルとプリービアス（前の）フレームの対応する区域との
間の差の絶対値を用いることが出来る。
たわるプリービアス（過去）のフレームの（８＋７）×
（８＋７）＝225の８×８区域と、即ち、左上のピクセ
ルがxN＋u,yN＋ｖの座標を持つもの（この場合、ｕは範
囲ｅ±ｐの中に、又ｖは範囲±ｑの中にある）とそれぞ
れ比較する必要がある。モーションベクトルは、比較が
最も似ていることを示すu,vの値である。類似性のテス
トには、適宜例えば、各“カレント”ブロックのピクセ
ルとプリービアス（前の）フレームの対応する区域との
間の差の絶対値を用いることが出来る。
従って、カレントフレームとビアスフレームのピクセ
ル値がそれぞれａ（i,j）及びｂ（i,j）とすると、差の
合計は： 従来技術においては、共通して、サーチがカレント画
像の各ブロックに対して順次行われる。然し、１つのブ
ロックに関するサーチ区域が多数の他のブロックのサー
チ区域と重なり（図２に破線で示したブロックＮ＋１の
サーチ区域参照）、１つのフレームストアに記憶された
プリービアスフレーム情報に何回もアクセスする必要が
あり、時間を浪費し、又他のコーダーの機能を妨害する
恐れがある。
ル値がそれぞれａ（i,j）及びｂ（i,j）とすると、差の
合計は： 従来技術においては、共通して、サーチがカレント画
像の各ブロックに対して順次行われる。然し、１つのブ
ロックに関するサーチ区域が多数の他のブロックのサー
チ区域と重なり（図２に破線で示したブロックＮ＋１の
サーチ区域参照）、１つのフレームストアに記憶された
プリービアスフレーム情報に何回もアクセスする必要が
あり、時間を浪費し、又他のコーダーの機能を妨害する
恐れがある。
図３によって説明すると、カレントフレームに対する
インプット・ピクセル電流がカレント・ピクチャー・シ
ャッフリング・デバイス１にインプットされ、このデバ
イスがこれをｍ×ｎ（例えば８×８ブロック）のホーマ
ットに変換し、これをアウトプットとして１つづつ連続
したブロックに列ごとのホーマットの形で送る。これは
RAMバッファ（ピクセル比で作動する）とし送ることが
出来る。カレント・ピクチャー・アレー２があり、ｍ×
ｎブロックを記憶し、そのブロックのサーチ作業が完了
するまて、これをラッチする。
インプット・ピクセル電流がカレント・ピクチャー・シ
ャッフリング・デバイス１にインプットされ、このデバ
イスがこれをｍ×ｎ（例えば８×８ブロック）のホーマ
ットに変換し、これをアウトプットとして１つづつ連続
したブロックに列ごとのホーマットの形で送る。これは
RAMバッファ（ピクセル比で作動する）とし送ることが
出来る。カレント・ピクチャー・アレー２があり、ｍ×
ｎブロックを記憶し、そのブロックのサーチ作業が完了
するまて、これをラッチする。
プリービアス（普通は、直前の）フレームが記憶さ
れ、普通、ブロックホーマットで使用可能とされてお
り、それは、このホーマットにエンコードされているか
らである。１つの型のエンコーダーにおいては、（８×
８）ピクセルブロックが（２×２）のマスクブロックに
配列され（即ち、16×16ピクセル）、これが11×３グル
ープのマスクブロック群（GOB）に配列されている（即
ち、176×48ピクセル）。
れ、普通、ブロックホーマットで使用可能とされてお
り、それは、このホーマットにエンコードされているか
らである。１つの型のエンコーダーにおいては、（８×
８）ピクセルブロックが（２×２）のマスクブロックに
配列され（即ち、16×16ピクセル）、これが11×３グル
ープのマスクブロック群（GOB）に配列されている（即
ち、176×48ピクセル）。
モーションベクトルを推定するために、本発明におい
ては、カレントアレーの各ブロックがプリービアスアレ
ーに対応するブロックと、また、そのブロックのピクセ
ル・ディスプレースト（変位した）・バージョンとを比
較する。このようなピクセル・デイゥプレースト・バー
ジョンを得るためには、プリービアス画像のデータをブ
ロックホーマットからピクセルホーマットに変換し、ブ
ロックのピクセル・ディスプレースト・バージョンを得
るようにしなければならない。又、マスクブロック即
ち、GOBバウンダリー（境界）と交わる必要があるの
で、このようなホーマットを使う場合は、４つのGOB記
憶が変換に実効をあげるのに必要とされる。
ては、カレントアレーの各ブロックがプリービアスアレ
ーに対応するブロックと、また、そのブロックのピクセ
ル・ディスプレースト（変位した）・バージョンとを比
較する。このようなピクセル・デイゥプレースト・バー
ジョンを得るためには、プリービアス画像のデータをブ
ロックホーマットからピクセルホーマットに変換し、ブ
ロックのピクセル・ディスプレースト・バージョンを得
るようにしなければならない。又、マスクブロック即
ち、GOBバウンダリー（境界）と交わる必要があるの
で、このようなホーマットを使う場合は、４つのGOB記
憶が変換に実効をあげるのに必要とされる。
本発明においては、ピクセル・ホーマットはコラム・
スキャンド・ホーマット（列を走査した形式）である。
スキャンド・ホーマット（列を走査した形式）である。
この変換を行うために、プリービアス・ピクチャー・
シャフラー３を設け、これがインプットとしてプリービ
アスフレームをブロック・バイ・ブロック（ブロック
毎）のホーマットの形で受け入れ、アウトプットとして
コラム・バイ・コラム（列毎）で走査されたピクセルス
トリームを作り出す。これは、円筒形RAM記憶装置の形
をしたフレームメモリーを用い、及びブロックナンバー
をライトアドレスのためのピクセル及びラインオフセッ
トにデコーディングし、カウンターを用いてリードアド
レスを作り、深さＤ（ここで、Ｄはサーチ“ウインド
ウ”の深さ）のコラム・バイ・コラム・スキャン（列毎
の走査）を行う。
シャフラー３を設け、これがインプットとしてプリービ
アスフレームをブロック・バイ・ブロック（ブロック
毎）のホーマットの形で受け入れ、アウトプットとして
コラム・バイ・コラム（列毎）で走査されたピクセルス
トリームを作り出す。これは、円筒形RAM記憶装置の形
をしたフレームメモリーを用い、及びブロックナンバー
をライトアドレスのためのピクセル及びラインオフセッ
トにデコーディングし、カウンターを用いてリードアド
レスを作り、深さＤ（ここで、Ｄはサーチ“ウインド
ウ”の深さ）のコラム・バイ・コラム・スキャン（列毎
の走査）を行う。
この深さＤは、現在及び過去のフレームの中で比較さ
れるピクセル・ブロックのサイズ（大きさ）と、サーチ
中の垂直高さとによって決定され、従って、ｍがブロッ
ク高さ、ｑがサーチした最大垂直ディスプレースメント
（変位）とすると、Ｄ＝ｍ＋2q。８×８ピクセルブロッ
クで、ｍ＝８のときは、ｑは、例えば、±７で、従って
１つの実施例においてＤ＝22である。
れるピクセル・ブロックのサイズ（大きさ）と、サーチ
中の垂直高さとによって決定され、従って、ｍがブロッ
ク高さ、ｑがサーチした最大垂直ディスプレースメント
（変位）とすると、Ｄ＝ｍ＋2q。８×８ピクセルブロッ
クで、ｍ＝８のときは、ｑは、例えば、±７で、従って
１つの実施例においてＤ＝22である。
このアウトプット・ピクセル・ストリームがインプッ
トとしてプリービアス・ピクチャー・ストラージ・アレ
ー４に接続される。このアレーは常にｍ×ｎ区域を含
み、これと、対応するカレント・ピクチャー・アレー２
のブロックとを比較することが出来る。
トとしてプリービアス・ピクチャー・ストラージ・アレ
ー４に接続される。このアレーは常にｍ×ｎ区域を含
み、これと、対応するカレント・ピクチャー・アレー２
のブロックとを比較することが出来る。
カレント・ピクチャー・アレー２とプリービアス・ピ
クチャー・アレー４との該当するセルが接続されて、計
算ユニット５へのインプットを形成し、このユニットが
比較作業を行って、２つのアレーの内容の間の類似性の
メジャーを作り出す。
クチャー・アレー４との該当するセルが接続されて、計
算ユニット５へのインプットを形成し、このユニットが
比較作業を行って、２つのアレーの内容の間の類似性の
メジャーを作り出す。
アレー２と４、及び計算ユニット５は以後“プロセッ
サー"P1と呼ぶ。
サー"P1と呼ぶ。
図４によって説明すると、プリービアス・ピクチャー
・アレー４は、一般的に、ｍクセクション（８×８ブロ
ックに対してはｍ＝８）を持つ単一で長いFIFOレジスタ
ーとして設けられ、各セクションが所定の長さのFIFOセ
クション6aと、ｎタップを持つ長さｎ−１のSIPOのセク
ション6bとからなり、これらのセクションがシリーズに
接続されている。各セクションの長さはＤ、走査深さ、
で、各FIFOセクション6aが長さＤ−ｎ＋１であり；±７
ピクセルスキャンに対し、８×８ブロックの場合は、FI
FOセクション6aが15ステージの長さである。ピクセルデ
ータがプリービアス・ピクチャー・アレー４を介してコ
ラム・バイ・コラム・スキャンでクロックされると、ピ
クセルが、ｍ×ンｎの窓を持つアレーの各SIPO6bの各セ
ルに現れ、この窓が、図５に示すごとく、カレント・ピ
クチャー・アレー２の中に保持された対応するブロック
を、コラム・バイ・コラムに、走査する。
・アレー４は、一般的に、ｍクセクション（８×８ブロ
ックに対してはｍ＝８）を持つ単一で長いFIFOレジスタ
ーとして設けられ、各セクションが所定の長さのFIFOセ
クション6aと、ｎタップを持つ長さｎ−１のSIPOのセク
ション6bとからなり、これらのセクションがシリーズに
接続されている。各セクションの長さはＤ、走査深さ、
で、各FIFOセクション6aが長さＤ−ｎ＋１であり；±７
ピクセルスキャンに対し、８×８ブロックの場合は、FI
FOセクション6aが15ステージの長さである。ピクセルデ
ータがプリービアス・ピクチャー・アレー４を介してコ
ラム・バイ・コラム・スキャンでクロックされると、ピ
クセルが、ｍ×ンｎの窓を持つアレーの各SIPO6bの各セ
ルに現れ、この窓が、図５に示すごとく、カレント・ピ
クチャー・アレー２の中に保持された対応するブロック
を、コラム・バイ・コラムに、走査する。
カレントピクチャーの各ブロックは（（2p＋１）×
（2q−１））の変位した位置と比較されねばならない。
ここでｐとｑはそれぞれ水平及び垂直のサーチ・ディス
プレースメントである。サーチ区域の水平幅ｐがm/2よ
り大きいと、隣接するブロックのサーチ・エリアが重な
り、プリービアス・ピクチャー・アレー２が全てのサー
チポジションを１つのブロックに与えた後、次の第１の
サーチポジションを通過するであろう。従来技術におい
ては、この問題が、プリービアス・ピクチャー・データ
に跨がって繰り返されることによって解決される。本発
明の１つの実施例においては、この問題が、プロセッサ
ーP1のカレント・ピクチャー・アレー２がカレントピク
チャーの他の全てのブロック（ブロックN,N＋2,N＋4,
…）をラッチ（latch）出来るようにすることと、第１
のものと同じだかタイムド（timed、時間関係がある）
された第２のプロセッサーP2を設け、そのカレント・ピ
クチャー・アレー２が中間のブロック（Ｎ＋1,N＋3,N＋
5,…）をラッチするようにすることによって、サイドス
テップされる（脇に寄る）、（この代わりに、この２つ
のプロセッサーを組み合わせ、カレントピクチャーの16
×８ブロックを比較することが出来る。この場合、プリ
ービアス・ピクチャー・アレーは単純に、直列にした２
つのアレーで構成される。２つのプロセッサーはｐ＜ｍ
でサーチを行うのに十分である。
（2q−１））の変位した位置と比較されねばならない。
ここでｐとｑはそれぞれ水平及び垂直のサーチ・ディス
プレースメントである。サーチ区域の水平幅ｐがm/2よ
り大きいと、隣接するブロックのサーチ・エリアが重な
り、プリービアス・ピクチャー・アレー２が全てのサー
チポジションを１つのブロックに与えた後、次の第１の
サーチポジションを通過するであろう。従来技術におい
ては、この問題が、プリービアス・ピクチャー・データ
に跨がって繰り返されることによって解決される。本発
明の１つの実施例においては、この問題が、プロセッサ
ーP1のカレント・ピクチャー・アレー２がカレントピク
チャーの他の全てのブロック（ブロックN,N＋2,N＋4,
…）をラッチ（latch）出来るようにすることと、第１
のものと同じだかタイムド（timed、時間関係がある）
された第２のプロセッサーP2を設け、そのカレント・ピ
クチャー・アレー２が中間のブロック（Ｎ＋1,N＋3,N＋
5,…）をラッチするようにすることによって、サイドス
テップされる（脇に寄る）、（この代わりに、この２つ
のプロセッサーを組み合わせ、カレントピクチャーの16
×８ブロックを比較することが出来る。この場合、プリ
ービアス・ピクチャー・アレーは単純に、直列にした２
つのアレーで構成される。２つのプロセッサーはｐ＜ｍ
でサーチを行うのに十分である。
この発明の基本的な概念をさらに図10及び図11を用い
て解説しておく。
て解説しておく。
請求項１に記載の発明は、モーション・ディテクター
（動きベクトル検出回路）で、動きベクトルが画像のラ
イン方向の各ブロックに対して計算される。これを効率
的に行うために、基準フレームのサーチ区域（サーチエ
リア）内の画像は列（コラム）毎の走査で読み取られ
る。サーチ区域内の画素のブロックの大きさをもつよう
にした群（グループ）が、現在のフレームのブロックと
比較するために使えるようにされる。これらのブロック
の大きさをもつ領域はサーチ区域の列内で次第に前進す
るようにシフトされる。サーチ区域の列内のブロックの
大きさをもつ領域の全部が比較のために使用可能となる
と、サーチ区域の次の列内のブロック大きさをもつ区域
が使用可能とされる。
（動きベクトル検出回路）で、動きベクトルが画像のラ
イン方向の各ブロックに対して計算される。これを効率
的に行うために、基準フレームのサーチ区域（サーチエ
リア）内の画像は列（コラム）毎の走査で読み取られ
る。サーチ区域内の画素のブロックの大きさをもつよう
にした群（グループ）が、現在のフレームのブロックと
比較するために使えるようにされる。これらのブロック
の大きさをもつ領域はサーチ区域の列内で次第に前進す
るようにシフトされる。サーチ区域の列内のブロックの
大きさをもつ領域の全部が比較のために使用可能となる
と、サーチ区域の次の列内のブロック大きさをもつ区域
が使用可能とされる。
この発明の特長は、基準フレームのブロック大きさ領
域が使用可能となる手順が次のようなことにある。すな
わち、現在のフレームの１つのブロックに対する最終の
ブロック大きさ領域が現在のフレームの次のブロックに
対する動きベクトルの計算にも必要とされる点である。
例えば、動きベクトルが現在のフレームのブロック（各
ブロックは２×２画素とする）に対して計算される場合
を考える。図10は現在のフレーム内のブロック１と３と
の位置を示し、図11はこれらのブロックの各々に対する
それぞれのサーチ区域を示す。この図示例では、簡単化
のためにブロックを２×２画素としている。
域が使用可能となる手順が次のようなことにある。すな
わち、現在のフレームの１つのブロックに対する最終の
ブロック大きさ領域が現在のフレームの次のブロックに
対する動きベクトルの計算にも必要とされる点である。
例えば、動きベクトルが現在のフレームのブロック（各
ブロックは２×２画素とする）に対して計算される場合
を考える。図10は現在のフレーム内のブロック１と３と
の位置を示し、図11はこれらのブロックの各々に対する
それぞれのサーチ区域を示す。この図示例では、簡単化
のためにブロックを２×２画素としている。
そこで請求項１の発明では、基準フレームのサーチ区
域内の画素は列毎の走査で読み取られる。すなわち、画
素はA0からF0まで、A1からF1まで、A2からF2まで、A3か
らF3まで…というように読み取られる。
域内の画素は列毎の走査で読み取られる。すなわち、画
素はA0からF0まで、A1からF1まで、A2からF2まで、A3か
らF3まで…というように読み取られる。
画素のブロック大きさ群（すなわち２×２画素の群）
が次に使用可能とされる。
が次に使用可能とされる。
このような一連の群内にある継続する群は下へ列に沿
った方向にあるサーチ区域内にある順にシフトされたブ
ロック大きさ群に対応している。言い換えれば、図示の
例では、順序（シーケンス）は画素A0,B0,A1,B1を含む
ブロックで成り、次に群B0,C0,B1,C1が来て、次はC0,D
0,C1,D1であり、順に進んで群E0,F0,E1,F1となる。
った方向にあるサーチ区域内にある順にシフトされたブ
ロック大きさ群に対応している。言い換えれば、図示の
例では、順序（シーケンス）は画素A0,B0,A1,B1を含む
ブロックで成り、次に群B0,C0,B1,C1が来て、次はC0,D
0,C1,D1であり、順に進んで群E0,F0,E1,F1となる。
順に継続する順序（シーケンス）は画像のラインに沿
ってサーチ区域内で順にシフトされていく領域と対応し
ている。言い換えれば、上述の順序が終わった後に、別
の群の順序（シーケンス）が使用可能となる。すなわ
ち、A1,B1,A2,B2;次にB1,C1,B2,C2;と進んでE1,F1,E2,F
2となり、さらにラインの端に到達する。
ってサーチ区域内で順にシフトされていく領域と対応し
ている。言い換えれば、上述の順序が終わった後に、別
の群の順序（シーケンス）が使用可能となる。すなわ
ち、A1,B1,A2,B2;次にB1,C1,B2,C2;と進んでE1,F1,E2,F
2となり、さらにラインの端に到達する。
現在のフレームのブロック１と３とに対するサーチ区
域はいずれもA4からF5までの画素を含む。この発明のモ
ーション・ディテクターでは、この重なったサーチ区域
内のデータが基準データのアドレスを計算するのに使用
できるようなデータとして表されるようにしている。こ
の発明によると、基準データは次のように得ることがで
きる。
域はいずれもA4からF5までの画素を含む。この発明のモ
ーション・ディテクターでは、この重なったサーチ区域
内のデータが基準データのアドレスを計算するのに使用
できるようなデータとして表されるようにしている。こ
の発明によると、基準データは次のように得ることがで
きる。
…E3,F3,E4,F4;A4,B4,A5,B5;B4,C4,B5,C5;C4,D4,C5,D
5;D4,E4,D5,E5;E4,F4,E5,F5;A5,B5,A6,B6… 図４及び５によって、プリービアス・ピクチャー・ア
レー４の作用について説明する。プリービアス・ピクチ
ャー・シャフラー３からプリービアス・ピクチャー・イ
ンプット・アレー４にインプットすべき第１のピクセル
は点Ａのピクセルである。点Ｂのピクセルがインプット
される時までに、プリービアス・ピクチャー・インプッ
ト・アレー４のコラムC7が満たされる。点Ｃをサーチす
るとき、プリービアス・ピクチャー・インプット・アレ
ー４のコラムC1〜７が満たされる。点Ａと点Ｃとの間の
期間中、カレント・ピクチャー・インプット・アレー２
が、処理すべき、ブロックＮのカレント・ピクチャー・
ピクセルで満たされる。
5;D4,E4,D5,E5;E4,F4,E5,F5;A5,B5,A6,B6… 図４及び５によって、プリービアス・ピクチャー・ア
レー４の作用について説明する。プリービアス・ピクチ
ャー・シャフラー３からプリービアス・ピクチャー・イ
ンプット・アレー４にインプットすべき第１のピクセル
は点Ａのピクセルである。点Ｂのピクセルがインプット
される時までに、プリービアス・ピクチャー・インプッ
ト・アレー４のコラムC7が満たされる。点Ｃをサーチす
るとき、プリービアス・ピクチャー・インプット・アレ
ー４のコラムC1〜７が満たされる。点Ａと点Ｃとの間の
期間中、カレント・ピクチャー・インプット・アレー２
が、処理すべき、ブロックＮのカレント・ピクチャー・
ピクセルで満たされる。
点Ｄをサーチするとき、プリービアス・ピクチャー・
インプット・アレー４のコラムC0〜７が満たされ、SIPO
s6bアウトプット・タップが、ブロックＮの第１のバリ
ッド（valido）・サーチ・ポジション（−7,−７）のた
めのピクセルを含む。
インプット・アレー４のコラムC0〜７が満たされ、SIPO
s6bアウトプット・タップが、ブロックＮの第１のバリ
ッド（valido）・サーチ・ポジション（−7,−７）のた
めのピクセルを含む。
点Ｄから点Ｅにインプットされる次のピクセルがサー
チ・ポジション（−7,−６）、（−7,−５）…（−7,＋
７）に相当する。点Ｆから点Ｇに至るピクセルは、サー
チ・ポジションに対するバリッド・タームを含んでいな
い。点Ｈから点Ｊに至るピクセルは、サーチ・ポジショ
ン（−6,−７）、（−6,−６）…（−6,＋７）に相当
し、この全ての手順が点Ｋまで続けられ、ブロックＮの
全てのサーチ・ポジションがカバーされる即ち（±7,±
７）。ＫとＬとの間のポジションは±７サーチに対する
バリッド・サーチ・タームを含んでいない。
チ・ポジション（−7,−６）、（−7,−５）…（−7,＋
７）に相当する。点Ｆから点Ｇに至るピクセルは、サー
チ・ポジションに対するバリッド・タームを含んでいな
い。点Ｈから点Ｊに至るピクセルは、サーチ・ポジショ
ン（−6,−７）、（−6,−６）…（−6,＋７）に相当
し、この全ての手順が点Ｋまで続けられ、ブロックＮの
全てのサーチ・ポジションがカバーされる即ち（±7,±
７）。ＫとＬとの間のポジションは±７サーチに対する
バリッド・サーチ・タームを含んでいない。
プリービアス・ピクチャー・ピクセルがプロセッサー
のプリービアス・ピクセル・インプット・アレー４にイ
ンプットし続けられ、点Ｌにある時、ブロックＮ＋２の
第１のサーチポジションに出合う；この点で、ブロック
Ｎ＋２がカレント・ピクチャー・アレー２に負荷され
る。
のプリービアス・ピクセル・インプット・アレー４にイ
ンプットし続けられ、点Ｌにある時、ブロックＮ＋２の
第１のサーチポジションに出合う；この点で、ブロック
Ｎ＋２がカレント・ピクチャー・アレー２に負荷され
る。
カレント・ピクチャー・アレー・ブロックは２×８×
８ピクセル・クロック・ピリオドに対してのみラッチさ
れるので、この実施例は、最悪の場合、このプロセッサ
ーがピクセル・クロック・ピリオド（ピクセル・クロッ
ク周期）２回の比較を行い、プリービアス・ピクチャー
・アレー４とプリービアス・ピクチャー・シャフラー３
とが、２倍のカレント・インプット・ピクセル・レート
を介してピクセル・データをクロックする必要がある。
但し、一般的に、エキストラの（ブロックオーバーヘッ
ドの）クロックピリオドを使うことが出来る。
８ピクセル・クロック・ピリオドに対してのみラッチさ
れるので、この実施例は、最悪の場合、このプロセッサ
ーがピクセル・クロック・ピリオド（ピクセル・クロッ
ク周期）２回の比較を行い、プリービアス・ピクチャー
・アレー４とプリービアス・ピクチャー・シャフラー３
とが、２倍のカレント・インプット・ピクセル・レート
を介してピクセル・データをクロックする必要がある。
但し、一般的に、エキストラの（ブロックオーバーヘッ
ドの）クロックピリオドを使うことが出来る。
より大きなサーチを行うために、この実施例の場合必
要とするプロセッサーの数は2p/mで、８×８ブロックの
ための±15回のサーチが４つのプロセッサーP1〜P4を必
要とし、その列の各第４のブロックをラッチするように
タイムドされ（時間が決められ）ている。
要とするプロセッサーの数は2p/mで、８×８ブロックの
ための±15回のサーチが４つのプロセッサーP1〜P4を必
要とし、その列の各第４のブロックをラッチするように
タイムドされ（時間が決められ）ている。
垂直サーチ距離ｑがn/2を越えると、同じように、ブ
ロックの連続する列のサーチ区域がオーバーラップし、
プリービアスフレームデータを少なくとも２回アクセス
し、各プロセッサーに少なくとも２回通さなければなら
ない。
ロックの連続する列のサーチ区域がオーバーラップし、
プリービアスフレームデータを少なくとも２回アクセス
し、各プロセッサーに少なくとも２回通さなければなら
ない。
これを避けるために、図６、７参照、本発明の第２の
実施例においては、２列のブロックが、プロセッサーの
数を倍にし、図６に示すごとく、更に２つのプロセッサ
ーP3,P4を設けることによって、同時に処理される。然
し、この場合は、プロセッサーP4及びP2の第１のFIFOセ
クション6aが、別のFIFOセクションよりもｎタップ（例
えば８タップ）短く、従って、P4及びP2のSIPOセクショ
ンの中のピクセルのブロックが、図７に示すごとく、P1
及びP3のSIPOセクション中のブロックの下の列に常にあ
る。２列のブロックが一緒に処理される場合、スキャン
深さＤは（2p＋2m）でなければならない。これはサーチ
ウインドウが２つのカレントブロックの上をスキャン
し、従って、FIFO＋SIPOセクションの長さが、８×８ブ
ロックの２列の±15サーチに対して、2q＋2n＝46であ
り、FIFOの長さが2q＋ｎ＝38である。同様に、P1及びP3
のカレント・ピクチャー・アレー２が、例えば８ライン
のディレイを与えることによって、設けられ、プロセッ
サーP2及びP4によって受けられる列の上の列からブロッ
クを受けとる。
実施例においては、２列のブロックが、プロセッサーの
数を倍にし、図６に示すごとく、更に２つのプロセッサ
ーP3,P4を設けることによって、同時に処理される。然
し、この場合は、プロセッサーP4及びP2の第１のFIFOセ
クション6aが、別のFIFOセクションよりもｎタップ（例
えば８タップ）短く、従って、P4及びP2のSIPOセクショ
ンの中のピクセルのブロックが、図７に示すごとく、P1
及びP3のSIPOセクション中のブロックの下の列に常にあ
る。２列のブロックが一緒に処理される場合、スキャン
深さＤは（2p＋2m）でなければならない。これはサーチ
ウインドウが２つのカレントブロックの上をスキャン
し、従って、FIFO＋SIPOセクションの長さが、８×８ブ
ロックの２列の±15サーチに対して、2q＋2n＝46であ
り、FIFOの長さが2q＋ｎ＝38である。同様に、P1及びP3
のカレント・ピクチャー・アレー２が、例えば８ライン
のディレイを与えることによって、設けられ、プロセッ
サーP2及びP4によって受けられる列の上の列からブロッ
クを受けとる。
明らかなごとく、この実施例は2n×2m（例えば16×1
6）のブロックの比較を行うことと機能的には同等で、
４つのプロセッサーからの類似のメジャー（尺度）を積
み重ね、例えば、図６に示すごとく、一方のアウトプッ
トにリンクされた各計算ユニットに追加的にインプット
を与え、４ブロックのアウトプットを最後のプロセッサ
ーP1から取ることによって、16×16のブロック・アウト
プットを設けることが出来る。
6）のブロックの比較を行うことと機能的には同等で、
４つのプロセッサーからの類似のメジャー（尺度）を積
み重ね、例えば、図６に示すごとく、一方のアウトプッ
トにリンクされた各計算ユニットに追加的にインプット
を与え、４ブロックのアウトプットを最後のプロセッサ
ーP1から取ることによって、16×16のブロック・アウト
プットを設けることが出来る。
これは、別のブロック・ホーマットを選ぶことを可能
とし、一般目的のモーション・ベクトルの集積回路を設
ける上に重要である。
とし、一般目的のモーション・ベクトルの集積回路を設
ける上に重要である。
この第２の実施例を用いれば、ｐ＝m/2（±７）のサ
ーチはプリービアス・ピクチャー・データをプロセッサ
ーに１度通すだけでよく、プロセッサーはピクセル・ク
ロック・レート（代表的には6.75MHz）でランすること
が出来る。
ーチはプリービアス・ピクチャー・データをプロセッサ
ーに１度通すだけでよく、プロセッサーはピクセル・ク
ロック・レート（代表的には6.75MHz）でランすること
が出来る。
いずれの実施例においても、プロセッサーの数を増や
せば、より大きな区域が可能で；例えば、±15ピクセル
までのサーチには２倍のプロセッサーを必要とする。
せば、より大きな区域が可能で；例えば、±15ピクセル
までのサーチには２倍のプロセッサーを必要とする。
本発明はこれらの実施例の好ましい形は、制御可能に
変えることの出来る長さを持つFIFOセクションを用い、
スキャン深さＤを（最大長さまで）変えることが出来る
ようにすることである。特に好ましいのは2q＋ｎステー
ジまで長さを切り替えることの出来るFIFOセクションで
ある。従って、FIFOの長さを変えることによって、与え
られたプロセッサーを±７サーチ又は±15サーチのいず
れに対しても形成することが出来る。
変えることの出来る長さを持つFIFOセクションを用い、
スキャン深さＤを（最大長さまで）変えることが出来る
ようにすることである。特に好ましいのは2q＋ｎステー
ジまで長さを切り替えることの出来るFIFOセクションで
ある。従って、FIFOの長さを変えることによって、与え
られたプロセッサーを±７サーチ又は±15サーチのいず
れに対しても形成することが出来る。
第１の実施例に対しては、更なる１対のカレント・ピ
クチャー・アレーP3,P4がP1,P2と同じで、各カレント・
ピクチャー・アレーがカレント・ピクチャー・データの
各第４のブロックをラッチするために設けられ、各プリ
ービアス・ピクチャー・アレーのFIFOセクションは15セ
ルの長さである。
クチャー・アレーP3,P4がP1,P2と同じで、各カレント・
ピクチャー・アレーがカレント・ピクチャー・データの
各第４のブロックをラッチするために設けられ、各プリ
ービアス・ピクチャー・アレーのFIFOセクションは15セ
ルの長さである。
第２の実施例においては、±15サーチに対して、８つ
のプロセッサーP1〜P8を必要とし、プリービアス・ピク
チャー・アレーにFIFOセクションが38セルの長さであ
り、但し、P2,P4,P6及びP8の第１のセクションに対して
は８セル短い、又、これはP8,P7,P6…P1の順で連続的に
接続されている。カレント・ピクチャー・アレーP2,P4,
P6,P8が１つの列の第４のブロックを全てラッチするた
めに接続され、P1,P3,P5,P7が（例えば８ラインのディ
レイを介して）、下の列の各第４のブロックをラッチす
るために接続される。
のプロセッサーP1〜P8を必要とし、プリービアス・ピク
チャー・アレーにFIFOセクションが38セルの長さであ
り、但し、P2,P4,P6及びP8の第１のセクションに対して
は８セル短い、又、これはP8,P7,P6…P1の順で連続的に
接続されている。カレント・ピクチャー・アレーP2,P4,
P6,P8が１つの列の第４のブロックを全てラッチするた
めに接続され、P1,P3,P5,P7が（例えば８ラインのディ
レイを介して）、下の列の各第４のブロックをラッチす
るために接続される。
同様に、より大きな水平サーチ区域を、別のプロセッ
サーを用いることによって（又、より大きい垂直区域を
FIFO長さとプロセッサーの増すことによって）実現する
ことが出来；好ましくは、全てを同じにして、VLSIの製
造を簡単にするが、プロセッサーの中にあるエレメント
（例えば、プリービアス・ピクチャー・アレー４）を、
必要ならば、２つ以上のプロセッサーに対して共通する
ことが出来る。
サーを用いることによって（又、より大きい垂直区域を
FIFO長さとプロセッサーの増すことによって）実現する
ことが出来；好ましくは、全てを同じにして、VLSIの製
造を簡単にするが、プロセッサーの中にあるエレメント
（例えば、プリービアス・ピクチャー・アレー４）を、
必要ならば、２つ以上のプロセッサーに対して共通する
ことが出来る。
計算ユニットによって計算される類似性のメジャー
（尺度）は、幸いにして、以前ヨーロッパ出願した出願
番号309251号に記載したごとく、プリービアス及びカレ
ントのピクチャー・アレーの間の差の絶対値の合計（Su
m Of Absolute Differences）である。この機能をもつV
LSIを実現するのに適したハードウエヤーのブロック図
が図８に示されており、この図１に示すごとく、ｍ×ｎ
の減算器のアレーがそれぞれピクチャーアレー４の及び
カレント・ピクチャー・アレー２の１つのセルに接続さ
れ、セル・コンテント（内容）の間の絶対的、又はモジ
ュラスな差を形成する。次に、連続的にカスケードされ
たバイナリー加算器a1〜a6が全てのｍ×ｎの差を蓄積
し、Ｅ、ブロックの差の絶対値の合計、を形成する。
（尺度）は、幸いにして、以前ヨーロッパ出願した出願
番号309251号に記載したごとく、プリービアス及びカレ
ントのピクチャー・アレーの間の差の絶対値の合計（Su
m Of Absolute Differences）である。この機能をもつV
LSIを実現するのに適したハードウエヤーのブロック図
が図８に示されており、この図１に示すごとく、ｍ×ｎ
の減算器のアレーがそれぞれピクチャーアレー４の及び
カレント・ピクチャー・アレー２の１つのセルに接続さ
れ、セル・コンテント（内容）の間の絶対的、又はモジ
ュラスな差を形成する。次に、連続的にカスケードされ
たバイナリー加算器a1〜a6が全てのｍ×ｎの差を蓄積
し、Ｅ、ブロックの差の絶対値の合計、を形成する。
図９を参照して、ブロックはシーケンス的に処理され
るので、ベクトルがシーケンス的にアウトプットされ、
中間結果の蓄積を必要としないが、各プロセッサーに、
計算した最低SOADのためストアー7aと、ストアーされた
値で計算された各新しいSOADを比較し、若し新しい値が
低いときは、このストアーをアップデートするコンパレ
ーター7bとがある。又、この最低SOADが発生したサーチ
位置を規定するｕ及びｖ値のための該当するストアー８
が設けられ、アップデートし、与えられたブロックのサ
ーチが完了したとき、これらのストアーされたｕ及びｖ
値がアウトプット・モーション・ベクトルを形成する。
るので、ベクトルがシーケンス的にアウトプットされ、
中間結果の蓄積を必要としないが、各プロセッサーに、
計算した最低SOADのためストアー7aと、ストアーされた
値で計算された各新しいSOADを比較し、若し新しい値が
低いときは、このストアーをアップデートするコンパレ
ーター7bとがある。又、この最低SOADが発生したサーチ
位置を規定するｕ及びｖ値のための該当するストアー８
が設けられ、アップデートし、与えられたブロックのサ
ーチが完了したとき、これらのストアーされたｕ及びｖ
値がアウトプット・モーション・ベクトルを形成する。
又、好ましくは、ゼロ・ディスプレースメント（即ち
u,v＝０）SOADがストアー（記憶）される。
u,v＝０）SOADがストアー（記憶）される。
ゼロベクトルにバイアスを与えたほうが好ましい場合
がある。即ち、区域u,vが、プリービアスフレームのア
ンディスプレースト区域のための値Ｅ（0,0）よりも所
定の量だけ少ない、例えばＥ（0,0）の75％より少ない
差Ｅ（u,v）の合計を与える場合にのみ、ノン・ゼロベ
クトルがアウトプットされる。これが１つのスコーリン
グ・ユニットによって達成される。これはプロセッサー
P1から受け取った値を通すが、その値をポジション（0,
0）のためのインプット値75％に減らす。
がある。即ち、区域u,vが、プリービアスフレームのア
ンディスプレースト区域のための値Ｅ（0,0）よりも所
定の量だけ少ない、例えばＥ（0,0）の75％より少ない
差Ｅ（u,v）の合計を与える場合にのみ、ノン・ゼロベ
クトルがアウトプットされる。これが１つのスコーリン
グ・ユニットによって達成される。これはプロセッサー
P1から受け取った値を通すが、その値をポジション（0,
0）のためのインプット値75％に減らす。
一般的に言って、幾つかの制御ロジック９が、ブロッ
クの各列の後のプロセッサーをリセットし、深さをサー
チし、カウント・ピクチャー・アレー２をラッチ又はア
ップデートするために必要である。又、サーチの大きさ
によっては、プリービアス・ピクチャー・アレー４が通
過し、連続したブロックのサーチ区域の間にあり、有効
なサーチ・タームを含んでいない可なりの数のポジショ
ンがあるからである。；この制御ロジックはこれらを
“マスク”し、プロセッサーがこれらをカレントブロッ
クと比較しようとすることを防ぐ。
クの各列の後のプロセッサーをリセットし、深さをサー
チし、カウント・ピクチャー・アレー２をラッチ又はア
ップデートするために必要である。又、サーチの大きさ
によっては、プリービアス・ピクチャー・アレー４が通
過し、連続したブロックのサーチ区域の間にあり、有効
なサーチ・タームを含んでいない可なりの数のポジショ
ンがあるからである。；この制御ロジックはこれらを
“マスク”し、プロセッサーがこれらをカレントブロッ
クと比較しようとすることを防ぐ。
本発明の１つの利点は、本発明の第２の実施例におい
て、妥当な数のエキストラ・クロック・サイクルを使用
することが出来ることである。
て、妥当な数のエキストラ・クロック・サイクルを使用
することが出来ることである。
例えば、２×２のマクロブロックに設けられた８×８
ブロックを用いるコーダーにおいて、代表的には512サ
イクルをマクロブロック当りに使うことが出来る。第２
の実施例を用いた１列のブロックの±15のサーチは1757
2サイクルを、出来れば22528、を必要とし、従って、１
列当り4956のスペヤー・サイクルがある。
ブロックを用いるコーダーにおいて、代表的には512サ
イクルをマクロブロック当りに使うことが出来る。第２
の実施例を用いた１列のブロックの±15のサーチは1757
2サイクルを、出来れば22528、を必要とし、従って、１
列当り4956のスペヤー・サイクルがある。
カラービデオの信号の場合、これは、与えられたルミ
ナンス・ブロックに該当するクロミナンス・ブロックUV
及びＶを処理するのに十分な時間である、これは、これ
らのデータが普通サブサンプルされるか、又は、小さな
（±７）サーチ窓を用い、これが僅かに4180サイクルを
必要とするのみである、からである。
ナンス・ブロックに該当するクロミナンス・ブロックUV
及びＶを処理するのに十分な時間である、これは、これ
らのデータが普通サブサンプルされるか、又は、小さな
（±７）サーチ窓を用い、これが僅かに4180サイクルを
必要とするのみである、からである。
勿論、プロセッサーのクロック・レートがインプット
・ピクセル・レート以上に加速されたならば、より多く
のプロセッサーを使用することが出来る。
・ピクセル・レート以上に加速されたならば、より多く
のプロセッサーを使用することが出来る。
ルミナンス及びクロミナンス・ブロックについて、共
に、モーション・エスチメーションを行うことが出来る
利点は、アレー・プロセッサーをモディファイして、デ
ィスペレースされたプリービアス・ピクチャー区域（u,
v）を、ディスプレースメント・ベクトルと共に、又
は、現在のブロックをディスプレースされたブロックか
ら減算することによって形成される予測エラー・ブロッ
クさえも、提供するようにすることが出来る。プリービ
アス・ピクチャー・インプット・アレーの垂直コラムの
高さを増加して、減算ユニット及びモーション・ベクト
ル・ゼェネレーターの遅れを相殺するようにしなければ
ならない。従って、別のブロック・レジスター・アレー
があり、そのインプットが、好ましくは、プリービアス
・ピクチャー・インプット・アレーから離れた区域であ
り（但し、プロセッサーが適宜の減算手段を持っている
ならばエラー・ブロックでよい）、モーション・ベクト
ル・ジェネレータによってアップデートされる、ように
する。これによって、予測器のためにディスプレースさ
れたブロックを出力すためにチップの外部に別なシャフ
ラーをもつ必要が無くなる。
に、モーション・エスチメーションを行うことが出来る
利点は、アレー・プロセッサーをモディファイして、デ
ィスペレースされたプリービアス・ピクチャー区域（u,
v）を、ディスプレースメント・ベクトルと共に、又
は、現在のブロックをディスプレースされたブロックか
ら減算することによって形成される予測エラー・ブロッ
クさえも、提供するようにすることが出来る。プリービ
アス・ピクチャー・インプット・アレーの垂直コラムの
高さを増加して、減算ユニット及びモーション・ベクト
ル・ゼェネレーターの遅れを相殺するようにしなければ
ならない。従って、別のブロック・レジスター・アレー
があり、そのインプットが、好ましくは、プリービアス
・ピクチャー・インプット・アレーから離れた区域であ
り（但し、プロセッサーが適宜の減算手段を持っている
ならばエラー・ブロックでよい）、モーション・ベクト
ル・ジェネレータによってアップデートされる、ように
する。これによって、予測器のためにディスプレースさ
れたブロックを出力すためにチップの外部に別なシャフ
ラーをもつ必要が無くなる。
以上の説明は、対象として考えたブロックが８つの線
又はピクセル以内の場合に発生する問題は無視した、即
ち、x,y,u,vによって規定されるある区域の線及びフィ
ールド・ブランキング・ピリオドがオーバーラップする
点である。これはこの様な領域を無視することによって
容易に克服することが出来る。ボーダー・ディテクター
（制御ロジックの一部分）によって、プリービアスフレ
ームの中に完全に入らないサーチ区域が、最小SOADがこ
れらと区域のためにアップデートされないように、上述
したごとく、これをマスクするとによって、確実に無視
される。
又はピクセル以内の場合に発生する問題は無視した、即
ち、x,y,u,vによって規定されるある区域の線及びフィ
ールド・ブランキング・ピリオドがオーバーラップする
点である。これはこの様な領域を無視することによって
容易に克服することが出来る。ボーダー・ディテクター
（制御ロジックの一部分）によって、プリービアスフレ
ームの中に完全に入らないサーチ区域が、最小SOADがこ
れらと区域のためにアップデートされないように、上述
したごとく、これをマスクするとによって、確実に無視
される。
以上説明した本発明は、異なったカレント及びパスト
のピクチャー・シャフラー1,3を設けることによって、
コラム・バイ・コラムにスキャンしなが、列に沿ってシ
ーケンス的にブロックに使用したが、コラムの下でブロ
ックに作用し、ロー・バイ・ロー（行毎）にスキャンを
行うことも出来るが、これはエンコーディングの遅れを
増加させ、余り好ましくはない。
のピクチャー・シャフラー1,3を設けることによって、
コラム・バイ・コラムにスキャンしなが、列に沿ってシ
ーケンス的にブロックに使用したが、コラムの下でブロ
ックに作用し、ロー・バイ・ロー（行毎）にスキャンを
行うことも出来るが、これはエンコーディングの遅れを
増加させ、余り好ましくはない。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−244985（ＪＰ，Ａ) 特開 昭57−52281（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 7/24 - 7/68
Claims (12)
- 【請求項１】ある画像の１つのライン走査したフレーム
を表す信号と、その画像の他のライン走査したフレーム
を表す信号を受け取りかつ一時的に記憶するための手段
であって、 （ｉ）該１つのフレームの画素のあるブロックを同時に
使用できるようにし、このブロックのシーケンス内の継
続するブロックが画像のライン方向のそれぞれ重なり合
っていないブロック（N,N＋１…）に対応するようにす
る第１の画像記憶手段（２）と、 （ii）ブロックと同じ大きさの他のフレームの領域、及
び所定のサーチ区域内の他のフレームの位置的にシフト
した複数の領域と対応する一群の画像を同時に使用でき
るようにするための第２の画像記憶手段（４）とで成る
受け取り及び記憶手段（1,2:3,4）と、 前記１つのフレームが分けられた複数のブロックの各々
を他のフレームの対応する領域と比較して、また、サー
チ区域内で他のフレームの位置的にシフトした複数の領
域と比較して、ブロックの位置とサーチ区域内の他のフ
レームの領域の位置との間にある位置的なシフトを示す
ベクトル情報であって、ブロックと領域との類似性の基
準を満足するようなベクトル情報を作るための比較手段
（5,7,8,9）とで成り、 他のフレームのサーチ区域内の画素は、使用時には列毎
の走査（A0→F0;A1→F1;A2→F2;など）で第２の画像記
憶手段（４）に送られ、該第２の画像記憶手段は前記画
素群を継続して使用できるようにされ、その群のシーケ
ンス内での継続する群（A0,A1,B0,B1）はサーチ区域内
で列方向に下方へ順にシフトされる領域［（A0,A1,B0,B
1）（B0,B1,C0,C1）；（C0,C1,D0,D1）など］に対応
し、かつ継続するこのシーケンス［（A0,A1,B0,B1）…
（E0,E1,F0,F1）；（A1,A2,B1,B2）…（E1,E2,F1,F
2）］は画像のラインに沿ってサーチ区域内で順にシフ
トされる領域に対応するようにされていることを特徴と
するビデオ信号のためのモーション・ディテクター。 - 【請求項２】前記第２の画像記憶手段は、ライン方向に
沿ったブロックの幅をｍとするとき、ｍのセクション
（6a,6b）を含むFIFO段アレイ（図４）で成り、各セク
ションは、ラインの列に沿ったブロックの深さをｎとす
るとき、ｎのタップを有するSIPO段（6b）で成り、SIPO
段（6b）はFIFO段（6a）によって分離されていて、前記
サーチ区域の列方向の広がりをＤとするとき、各FIFO段
（6a,6b）の長さがＤであることを特徴とする請求項１
に記載のディテクター。 - 【請求項３】各ブロックの比較対象となる他のフレーム
の最も変位した領域の最大垂直位置シフトを±ｑとする
とき、FIFO段（6a）の長さは2q＋１である請求項２に記
載のディテクター。 - 【請求項４】複数Ａの水平行の垂直方向に隣り合うブロ
ックを並列に処理するためのディテクターであって、 Ａの演算手段（図８）があり、 各々が第１の遅延及び記憶手段（6a,6b）に接続されて
各々が前記１つのフレームの異なる行のブロックを処理
するようにされ、各々が前記第２の遅延手段（6a,6b）
に接続され、そこには所定の時刻に垂直方向に変位され
るような長さの１つのFIFO段（6a）を含む、かつ、 第２の遅延手段（6a,6b）の他のFIFO段（6a）の長さは2
q＋（Ａ−１）ｎであることを特徴とする請求項２に記
載のディテクター。 - 【請求項５】第２の遅延手段（6a,6b）は、第１のシー
ケンスと垂直方向に隣り合うブロックに対する領域と対
応するように、該第１シーケンスに対してｎラインの次
の倍数だけシフトした領域（すなわちブロック）に対応
する別のシーケンスを得ることができるように併せて作
られていて、比較手段は別のシーケンスを処理するため
の別な演算手段を含むことを特徴とする請求項２に記載
のディテクター。 - 【請求項６】FIFO段（6a）の長さが制御可能な変数であ
る請求項２ないし５のいずれか１つに記載のディテクタ
ー。 - 【請求項７】ライン方向のサーチ区域の所望の広がり程
度がその方向のブロックの広がり程度の半分よりも大き
く、遅延及び記憶手段（6a,6b）は、Ｂを2p/mよりも大
きな最小の整数とするとき、ライン方向で各Ｂ番目のブ
ロックに対応する画素群を含む複数Ｂの異なるシーケン
スを形成するように併せて作られており、比較手段（図
８）はそれぞのシーケンスに対する和を作るための複数
Ｂの配置で成ることを特徴とする請求項１ないし５のい
ずれか１つの記載のディテクター。 - 【請求項８】一番似ている前記他のフレームの領域か、
もしくはブロックと領域との間のブロック予測誤差のブ
ロックのどちらか１つを記憶し、出力するための記憶手
段（８）を含む請求項１ないし７のいずれか１つに記載
のディテクター。 - 【請求項９】カラー画像信号のルミナンス及びクロミナ
ンスブロックを受け取りかつ処理するようにされた請求
項８に記載のディテクター。 - 【請求項１０】シフトしていない領域の場合は前記和の
所定の割合と等しく、他の領域の場合は前記和と等しい
比較値が、ブロックと比較される他の全ての領域に対す
る比較値よりも小さい領域によって前記基準が満足され
る請求項１ないし９のいずれか１項記載のディテクタ
ー。 - 【請求項１１】各々が請求項１に記載の第１の画像記憶
手段と、第２の画像記憶手段と、比較手段とから成る複
数のプロセッサを備え、 幾つかのプロセッサの第１及び第２の画像記憶手段は垂
直方向に隣り合う行内のブロックを同時に処理するよう
に構成可能であり、プロセッサの比較手段は接続可能で
あり、各プロセッサに対して異なる関数の前記和を作る
ための手段が備えられていて、複数の隣り合うブロック
で成る複合ブロックを比較することができるようにされ
たディテクター。 - 【請求項１２】ある画像の１つフレームを表す信号と、
その画像の他のフレームを表す信号を受け取りかつ一時
的に記憶するための手段であって、 （ｉ）該１つのフレームの画素のあるブロックを同時に
使用できるようにし、このブロックのシーケンス内の継
続するブロックが画像の列方向のそれぞれ重なり合って
いないブロック（N,N＋１…）に対応するようにする第
１の画像記憶手段（２）と、 （ii）ブロックと同じ大きさの他のフレームの領域、及
び所定のサーチ区域内の他のフレームの位置的にシフト
した複数の領域と対応する一群の画像を同時に使用でき
るようにするための第２の画像記憶手段（４）とで成る
受け取り及び記憶手段（1,2:3,4）と、 前記１つのフレームが分けられた複数のブロックの各々
を他のフレームの対応する領域と比較して、また、サー
チ区域内で他のフレームの位置的にシフトした複数の領
域と比較して、ブロックの位置とサーチ区域内の他のフ
レームの領域の位置との間にある位置的なシフトを示す
ベクトル情報であって、ブロックと領域との類似性の基
準を満足するようなベクトル情報を作るための比較手段
（5,7,8,9）とで成り、 他のフレームのサーチ区域内の画素は、使用時には行毎
の走査で第２の画像記憶手段（４）に送られ、該第２の
画像記憶手段は前記画素群を継続して使用できるように
され、その群のシーケンス［（A0,A1,B0,B1）；（A1,A
2,B1,B2）；（A2,A3,B2,B3）など］内での継続する群は
サーチ区域内で画像の行方向に順にシフトされる領域に
対応し、かつ継続するシーケンスはサーチ区域内で列方
向に下方へ順にシフトされる領域［（A0,A1,B0,B1）…
（A4,A5,B4,B5）；（B0,B1,C0,C1）…（B4,B5,C4,C
5）］に対応するようにされていることを特徴とするビ
デオ信号のモーション・ディテクター。
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