JP3004686B2 - 符号化回路及び画像符号化装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 発明は、テレビ電話等の動画像通信や蓄積用動画像等
の符号化を行う符号化回路、及びそれを用いた画像符号
化装置に関するものである。

（従来の技術） 従来、このような分野の技術としては、次のような文
献に記載されるものがあった。

文献1;テレビジョン学会誌、42［11］（1988）大久保栄
著「テレビ会議／電話方式の国際標準化動向」P.1219−
1225 文献2;吹抜敬彦著「TV画像の多次元信号処理」（昭63−
11−15）日刊工業新聞、P.252−256 文献3;信学技法誌、（1989）豊蔵・荒木・青野著「ICD8
9−54 画像帯域圧縮、ディジタルフィルタ用600MOPS画
像処理プロセッサ」P.89−94 文献4;安田晴彦監修「画像伝送における高能率符号化技
術」（昭62−３−31）（株）トリケプス、P.231−233 従来、テレビ会議やテレビ電話等における動画像の符
号化方式には、前記文献１に記載された、テレビ会議及
びテレビ電話方式に関する国際標準化の装置の勧告案が
あり、それを第２図及び第３図に示す。

第２図は、前記文献１に記載された従来のテレビ会議
用CODEC（コーディック）の機能ブロック図である。

このCODECは、符号化制御回路１を有し、それには前
処理回路２、ソース符号化回路３、ビデオマルチプレッ
クス符号化回路４、及び伝送バッファ５が接続され、そ
の伝送バッファ５に、伝送路符号化回路６が接続されて
いる。

前処理回路２では、時間・空間フィルタにより、入力
ビデオ信号を中間フォーマットに変換し、併せて雑音除
去フィルタリングを行う。ソース符号化回路３は、入力
信号に含まれる冗長度を除き、残りの信号を一定の誤差
の範囲内で量子化する。ビデオマルチプレックス符号化
回路４では、映像信号のほか、各種ブロック属性信号を
可変長符号化した後、定められたデータ構造の符号列に
多重化する。伝送路符号化回路６では、伝送チャネルの
フォーマットに従い、マルチメディア信号（映像、音
声、データ、制御）をビット列に多重化する。

第３図は、第２図中のソース符号化回路３の構成ブロ
ック図である。

この回路は、減算器10、フレーム内／間識別回路11、
有効／無効判定回路12、８×８の離散余弦変換（以下、
DCTという）回路13、量子化回路14、クラス分け回路1
5、逆量子化回路（Q^-1）16、遅延回路（T^-1）17、加算
回路18、動き補償予測回路19、及びループフィルタ20等
で構成されている。なお、ｐはフレーム内／間フラグ、
ｔは有／無効フラッグ、ｑはDCT係数の量子化インデッ
クス、qzは量子化回路種別、ｖは動きベクトル、clはク
ラス、ｆはループフィルタ・オン／オフの信号である。

このソース符号化回路の符号化アルゴリズムは、テス
ト画像を定めて、その計算機シミュレーション結果を比
較評価することにより、先ず、動き補償予測回路19によ
って画素空間で動き補償フレーム間予測を行う。次に、
その予測誤差をDCT回路13によって８×８のブロックサ
イズで直交変換した後、量子化回路14を用いて、係数空
間で量子化するハイブリッド方式で構成されている。こ
の方式は、動き補償フレーム間予測により、時間的変化
に関する冗長度を、直交変換符号化によって、フレーム
内の空間的変化に関わる冗長度を除く方式である。

予測は通常、フレーム間であるが、シーンチェンジの
ときなど、映像入力がそのままDCT回路13に加えられ
る。ループフィルタ20は、画質改善効果が大きく、ブロ
ック毎にオン／オフできる。これらフレーム内／間識別
回路11、及びループフィルタ20のオン／オフのブロック
属性情報は、サイド情報として送られるので、選択の基
準は設計者の自由に任せられる。

変換器はプログラマブルで、DCT回路13で行ってい
る。このDCT回路は、ハイブリッド符号化に適してい
る、つまりフレーム間予測誤差信号に対しても適してい
る。一方、DCTには積和演算が必要なことから、送受のI
DCTにおける演算方法ミスマッチによる累積誤差が問題
となる。量子化回路14もプログラマブルである。グラフ
分け回路15は、変換係数の伝送順序を指定することによ
り、有意係数のブロック内分布の偏りを利用するための
ものである。

DCT方式、、及び動き補償フレーム間予測（以下、MC
という）の手法と実現手段については、前記文献２〜４
に記載されている。

DCT方式 画像信号の自己相関関数は負指数関数で近似できる。
DCTは、この近似を行った場合の最適直交変換（Karhune
n−Ｌeve変換,KL変換）に近い。従来、ハードウェア
が簡単なことから重要視されていたアダマール変換に代
って、効率を重視する立場から最も一般的な直交変換と
なり、種々の用途に採用されている。

（ａ）DCTの定義 標本値系列x₀,x₁,…,x_M-1を１ブロックとして、変換
行列［ｄ_k,m］により、変換係数y₀,y₁,…,y_M-1に直交変
換するものである。

（ｂ）逆DCT（以下、IDCTという） DCTの変換係数［y₀,y₁,…,y_M-1］が与えられて、これ
からもとの信号［x₀,x₁,…,x_M-1］を求める変換であ
り、次式のようになっている。

但し、 ｄ_0,m,d_k,m；（１）式のDCTの場合と同様 （ｃ）DCTの物理的意味 DCTの用語の由来と物理的意味を考える。標本値系列g
₀,g₁,…,g_M-1を、ｔ＝０を対称軸に反転する。この両者
を合わせた2M個の標本値からなる系列を離散的フーリエ
変換（以下、DFTという）する。標本点がT/2だけずれて
いること、すなわち、例えばg₀がｔ＝T/2の標本値であ
ることと、ｔ＝０に対して対称である（偶関数である）
ことを考慮すれば、sinの項はなくなり、次式のように
なる。

DFTでは、本来のＭ個の標本値からなる系列に対して
は、Ｍ個の複素変換係数（あるいはsin,cos合わせてＭ
個の項）が得られる。一方、DCTでは、2M個の標本値か
らなる仮想的系列に対し、2M個の項が得られるが、sin
が消えてＭ個のcosの項のみが残る。

（ｄ）２次元DCT アダマール変換と同様、DCTも２次元に拡張できる。
垂直Ｎ画素×水平Ｍ画素のブロック［x,n,m］を１ブロ
ックとして、これに、まず走査線毎に水平方向のDCT
（即ち、［d_M］［ｘ_n,m］^Ｔ）を行う。次に、この結果
について垂直方向のDCT ［ｙ_n,m］＝［d_N］［［d_M］［ｘ_n,m］^Ｔ］^Ｔ］ ＝［d_N］［ｘ_n,m］［d_M］^Ｔ ……（４） を演算する。即ち、 を求める。変換の順序は、水平、垂直いずれが先でもよ
い。この２次元DCTの方が一般的であり、８×８（ある
いは16×16）画素程度を１ブロックとすることが多い。

１次元DCTの回路構成例 第４図は、前記文献３に記載された１次元DCTを実現
する回路構成例を示すもので、画像処理プロセッサのDC
Tモード時に実行される行列演算のデータフローであ
る。

この画像処理プロセッサは、入力端子30を有し、この
入力端子30にはレジスタ31を介して複数の演算ユニット
40−１〜40−８が接続されている。各演算ユニット40−
１〜40−８は、同一の回路構成をなし、乗算器41、レジ
スタ42、加算器43、及びレジスタ44,45の縦続接続で、
それぞれ構成されている。この演算ユニット40−１〜40
−８の出力側は、共通バス50及びレジスタ51を介して出
力端子52に接続されている。

この画像処理プロセッサは、（１）式のＭ＝８の時の
DCTを実行する機能を有し、その（１）式のＭ＝８の時
の変換行列ｄ_k,mを次式に示す。

各演算ユニット40−１〜40−８は、（６）式の一行分
の演算を行う機能を有している。例えば、演算ユニット
40−１は、y₁を求める場合、（６）式から、次のような
演算を行う。

即ち、時系列のデータx₀,x₁,…,x₇が入力端子30から
逐次ｎ入力され、レジスタ31を介して各演算ユニット40
−１〜40−８へ送られる。演ユニット40−１に入力され
た時系列のデータは、乗算器により、x₀と1/2・cosπ/1
6の乗算が行われ、その乗算結果が一時的にレジスタ42
に格納される。レジスタ42内の乗算結果は、加算器43に
より、クリアされたデータとの加算が行われ、その加算
結果がレジスタ44に格納される。次のタイミングで、入
力端子30からの次のデータx₁の値と1/2・cos3π/16との
乗算結果が格納されているレジスタ42から、その乗算結
果を出力し、レジスタ44に格納されている値との間で、
加算器43によって加算が実行され、その加算結果が再び
レジスタ44に格納される。このような累積加算が８回実
行されてY₁の値が算出され、その値Y₁がレジスタ45に格
納されて一行分の演算が終わる。この演算結果は、所定
のタイミングで共通バス50を介して最終段のレジスタ51
に格納された後、出力端子52から出力される。

他の演算ユニット40−２〜40−８も、乗算を行う係数
を（６）式で示した値を使用することにより、前記と同
様の演算処理を行う。

この画像処理プロセッサは、マトリクス演算を行える
ことから、乗算を行う係数を変更することにより、逆DC
T、及び第３図のフィルタの演算も実行できる。

２次元DCTの回路構成例 第５図は、第４図の回路構成を用いて２次元DCTを実
現する構成例を示すブロック図である。

この２次元DCTは、２個の１次元DCT回路60,61とバッ
ファメモリ62とで構成されている。入力データは、ｘ方
向の１次元DCT回路60で処理された後、バッファメモリ6
2内に、横方向（ｘ方向）に格納される。バッファメモ
リ62からデータを読み出す時は、縦方向（ｙ方向）に読
み出し、次のｙ方向の１次元DCT回路61により、もう１
度、１次元DCTを実行することにより、２次元DCTが実行
されることになる。

MCによる符号化方式 この方式は、前記文献４に記載されているように、符
号化対象フレーム（現フレーム）を小さな矩形ブロック
に分割し、各ブロックに対して前フレーム中から最も近
似度の高い部分を検出し、これを予測符号として用いる
ものである。この動きベクトルの検出説明図を第６図
（ａ）〜（ｃ）に示す。

第６図（ａ）は、現フレームF_tと前フレームF_t-1の対
応を示す図である。Ａ_（m,n）は現フレームF_tの分割さ
れた１ブロック、Ｂ_（m,n）は前フレームF_t-1のＡ
_（m,n）に対応する検索対象ブロックである。Ａ
_{（m,n＋１）}はＡ_（m,n）の隣接ブロック、Ｂ
_{（m,n＋１）}はＡ_{（m,n＋１）}に対応する検索対象ブロッ
ク、 はブロックＡ_（m,n）,A_{（m,n＋１）}と同じ位置で同じ大
きさのブロックである。

第６図（ｂ）は、ブロックＡ_（m,n）に対応する検索
範囲、即ちＢ_（m,n）の大きさを示す図である。

はブロックＡ_（m,n）とＢ_（m,n）内のどの部分と比較さ
れるかを示すブロックである。但し、p,qは の位置を中心にそのブロック位置で垂直方向にｐ、及び
水平方向にｑ画素分だけ移動させたことを示す。

内であるから、 −r1≦ｐ≦r2, −c1≦ｑ≦c2 となる。ここで、ブロックＡ_（m,n）内の各画素の値
は、そのブロックの大きさをIM×JNとすると、 で表わし、比較されるブロック 内の各画素の値を で示す。

Ｂ_（m,n）内でＡ_（m,n）と最も近似度の高い部分を検
出するのに、p,qを変化させ、 の差分絶対値を求め、その値が最も小さいものを近似度
の高いものとする。即ち、各p,qに対し、 の計算を行い、この計算結果が最小となるp,qを求め
る。このp,qを動きベクトル、 を予測信号として、符号化対象フレームとなる現フレー
ムF_tのブロックＡ_（m,n）との誤差を符号化した方が符
号化の効率を向上できる。

このようなMCによる符号化方式に必要な移動ベクトル
検出を、ハードウェアで実現しようとすると、次のよう
になる。

前フレームF_t-1と現フレームF_tのデータは、それぞれ
フレームメモリに格納され、その間でp,qを少しずつず
らしながら、（７）式に示す計算式が行われる。この計
算式では、p,qが近い場合、第６図（ｃ）に示すよう
に、 のかなりの部分が共通な画素となる。しかし、画素単位
ではそれぞれずれた画素の計算になる。更に、第６図
（ａ）に示すように、検索対象のブロックＢ_（m,n）,B
_{（m,n＋１）}も共通画素を含むが、それぞれ別のブロッ
クＡ_（m,n）,A_{（m,n＋１）}との計算となるため、画素デ
ータの読み出しが複数回になり、その制御が複雑とな
る。

そのため、このような動き検出処理機能を有する装置
においては、一般に、ソフトウェアで制御が可能なマイ
クロプロセッサ等を用いて計算を行う。ところが、この
場合、扱う計算量が非常に多いため、処理に時間がかか
るという問題を有している。即ち、現フレームF_t-1のブ
ロック との計算では、それぞれのブロックの大きさがIM＋JNで
あるとすると、im×jn回の絶対値差分の累積加算が行わ
れる。これが各々の動きベクトル（つまり、p,qの取り
得る数）、（r1＋r2＋１）×（c1＋c2＋１）回だけ繰り
返される。これだけの計算を行って、ブロックＡ
_（m,n）に対する動きベクトルが求まる。従って、現フ
レームF_tのある１個のブロックＡ_（m,n）に対してIM×J
N×（r1＋rl＋１）×（c1＋c2＋１）回の絶対値差分の
累積加算が行われる。これが現フレームF_tの各ブロック
について行われるため、膨大な計算量となる。

一般に、マイクロプロセッサは、各計算をシリアルに
行っていくので、処理にかなりの時間がかかる。そのた
め、１フレームの画素数及び動きベクトル数をかなり制
御しなければならず、あまり実用的ではなかった。

以上のようなMCに必要な移動ベクトル検出回路やDCT
回路等を用いて映像の画像符号化装置を構成すると、第
７図のようになる。

従来の画像符号化装置 第７図に示す画像符号化装置は、符号化されるデータ
を格納する現フレームメモリ70、１フレーム前の符号化
し復号したデータを格納する前フレームメモリ71、移動
ベクトル検出回路（MV）72、フィルタ73、フィルタ73と
符号化の処理単位である基本ブロックの読み出し方向を
揃える転置回路74、及び各専用プロセッサの同期をとる
ためのバッファの役目をするファーストイン・ファース
トアウトメモリ（以下、FIFOという）75,76,77,86を備
えている。さらに、FIFO76,77の両出力データ（フィル
タリング後のデータまたはフィルタリング前のデータ）
のいずれか一方を選択するセレクタ78、減算器79、DCT
回路80、ジグザグスキャン用の一時格納メモリ81,84、
量子化回路82、逆量子化回路83、IDCT回路85、及び加算
器87が設けられている。

次に、動作を説明する。

先ず、現フレームメモリ70から、符号化するための基
本ブロックデータが読み出され、移動ベクトル検出回路
72及びFIFO75へ出力される。この時、前フレームメモリ
71からは、動き補償を行うために前記基本ブロックデー
タに対応した探索データが読み出され、移動ベクトル検
出回路72へ出力される。

移動ベクトル検出回路72では、移動ベクトルを基に、
動き補償を行い、その部分のデータが、予め読み出す方
向を縦横逆にして前フレームメモリ71から読み出され、
フィルタ73及び転置回路74に入力される。フィルタ73及
び転置回路74の出力は、FIFO76,77に格納される。その
後、セレクタ78により、FIFO76,77の両出力、つまりフ
ィルタリング後のデータまたはフィルタリング前のデー
タの、いずれか一方が選択される。

選択されたデータは、FIFO86に格納されると共に、減
算器79に送られる。減算器79は、FIFO75からの基本ブロ
ックデータから、セレクタ78の出力を減算する。この減
算結果は、DCT回路80により変換され、メモリ81に一時
的に格納される。メモリ81からジグザグスキャンで読み
出されたデータは、量子化回路82によって量子化されて
出力される。また、逆量子化回路83では、量子化回路出
力を逆量子化し、それがメモリ84にジグザグスキャンで
書き込まれて一時的に格納される。

メモリ84のデータは、IDCT回路85で変換され、FIFO86
の出力と共に加算器87に入力される。そして、加算器87
で加算され、次のフレームを符号化するのに必要なデー
タとして前フレームメモリ71に格納される。

（発明が解決しようとする課題） しかしながら、第７図の符号化回路及び画像符号化装
置では、DCTとMCのための動きベクトル検出を行うため
に、移動ベクトル検出回路72やDCT回路80等といった別
々の専用のプロセッサ、又は異なるハードウェアが必要
となる。そして、これらを接続する場合、処理効率を向
上させるためにパイプライン方式を採用するが、それに
よって符号化回路及び画像符号化装置の回路構成が複雑
になり、ハード量（回路規模）が多く、コスト高になる
という問題があり、それを解決することが困難であっ
た。

本発明は、前記従来技術が持っていた課題として、回
路構成の複雑化と、それによるハード量の増大及びコス
ト高の点について解決した符号化回路及び画像符号化装
置を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、入力データの符号化を行う符号化回路において、
モード切り替え可能な複数のプロセッサユニットと、メ
モリと、比較器と、モード切り替え手段とを、備えたも
のである。

ここで、前記各プロセッサユニットは、入力データの
累積加算を行う複数の第１の演算回路からなる演算回路
群と、前記入力データを遅延させて前記第１の演算回路
へ与える複数の遅延回路からなる遅延回路群と、２次元
のDCT、２次元のIDCT及びフィルタ等のマトリクス演算
時において前記各第１の演算回路の演算結果を各桁毎に
桁合わせを行いながら累積加算を行う複数の第２の演雑
回路とを、有している。前記メモリは、前記マトリクス
演算時において前記第２の演算回路の演算結果を格納す
る機能を有している。

前記比較器は、MCの動きベクトル検出時において、前
記各第１の演算回路の演算結果を比較して動きベクトル
の最適値を検出する回路である。モード切り替え手段
は、前記マトリクス演算時には前記入力データを前記各
プロセッサユニットに入力して前記第２の演算回路の出
力側を前記メモリに接続し、前記動きベクトル検出時に
は前記各プロセッサユニットを縦続接続すると共に、前
記各プロセッサユニットの出力側を前記比較器に接続す
る機能を有している。

第２の発明は、第１の発明において、前記第１の演算
回路は、マトリクス演算時の係数を格納した係数メモリ
と、入力データの絶対値の差文を求める絶対値差分器
と、モード切り替えの制御信号によって制御され前記マ
トリクス演算時には前記係数メモリ内のデータに従って
前記入力データの累積加算を行い、前記動きベクトル検
出時には前記絶対値差分器の出力の累積加算を行う累積
加算器とを、備えている。

第３の発明は、１フレーム内を複数のブロックに分割
し、その現ブロックと該フレームより過去の前フレーム
との比較によって動画像の符号化を行う画像符号化装置
において、前記各フレームの画像データを格納する複数
の第１のメモリと、符号化回路と、符号化の処理手順に
応じて前記複数の第１のメモリを選択して前記符号化回
路に入力するセレクタとを、備えている。

ここで、前記符号化回路は、入力データの累積加算を
行う複数の第１の演算回路からなる演算回路群、前記入
力データを遅延させて前記第１の演算回路へ与える複数
の遅延回路からなる遅延回路群、及びマトリクス演算時
において前記各第１の演算回路の演算結果を各桁毎に桁
合わせを行いながら累積加算を行う複数の第２の演算回
路を有する時分割でのモード切り替え可能な複数のプロ
セッサユニットと、前記マトリックス演算時において前
記第２の演算回路の演算結果を格納する第２のメモリ
と、MCの動きベクトル検出時において前記各第１の演算
回路の演算結果を比較して動きベクトルの最適値を検出
する比較器と、前記マトリクス演算時には前記入力デー
タを前記各プロセッサユニットに入力して前記第２の演
算回路の出力側を前記第２のメモリに時分割で接続し、
前記動きベクトル検出時には前記各プロセッサユニット
を時分割で縦続接続すると共に前記各プロセッサユニッ
トの出力側を前記比較器に時分割で接続するモード切り
替え手段とを、備えている。

（作 用） 第１及び第２の発明によれば、以上のように符号化回
路を構成したので、モード切り替え手段の切り替え動作
等により、マトリクス演算を行う時には、同一行上のマ
トリクス係数の各桁毎に入力データを演算回路群で累積
加算を行い、その各第１の演算回路の演算結果を第２の
演算回路で各桁毎に桁合わせを行いながら累積加算を行
う。そして、遅延回路群によって前記入力データを遅延
させ、前記各第１の演算回路の演算結果を遅延させて、
転置用メモリに第２の演算回路の結果を格納することに
より、マトリクス演算が実行される。また、MCの動きベ
クトル検出を行う時は、遅延回路群で現ブロックデータ
を遅延させ、演算回路群によって各ベクトルに対する評
価関数を求め、その評価関数から、比較器によって動き
ベクトルの最適値が検出される。これにより、モードの
切り替えのみで、マトリクス演算とMCの動きベクトル検
出とが、同一の符号化回路で実行できる。

第３の発明では、符号化の処理手順に応じてセレクタ
で、各メモリを選択して符号化回路に入力する。そし
て、時分割で、符号化回路のモードを切り替え、その符
号化回路により、例えば、MCの動きベクトルの検出、２
次元のDCT、２次元のIDCT、及びフィルタリング処理等
を実行させれば、動画像の符号化が行える。これによ
り、画像符号化装置の構成を簡単にでき、ハード量の削
減と低コストが図れる。従って、前記課題を解決できる
のである。

（実施例） 第１の実施例 第１図は、本発明の第１の実施例を示す符号化回路の
構成ブロック図である。

この符号化回路は、入力端子100a,100bと、出力端子1
01と、ベクトル出力端子102a,102bと、入力端子201a,20
1b及び出力端子202a,202bをそれぞれ有する複数のプロ
セッサユニット（以下、PUという）200−１〜200−16
と、モード切り替え手段である複数のセレクタ300−１
〜300−17と、バス301,302と、ランダム・アクセス・メ
モリ（以下、RAMという）等のメモリ303,304と、比較器
305とを、備えている。

入力端子100a,100bは、初段のPU200−１の入力端子20
1a,201bに接続されている。入力端子100aは、セレクタ3
00−１〜307を介して各PU200−２〜200−７の入力端子2
01aに接続され、さらに入力端子100bは、各PU200−２〜
200−16の入力端子202bに接続されている。各PU200−１
〜200−８の出力端子202aは、バス301に接続されてい
る。初段のPU200−１の出力端子202bは、セレクタ300−
１を介して次段のPU200−２の入力端子201aに接続さ
れ、そのPU200−２の出力端子202bは、セレクタ300−２
を介して次段のPU200−３の入力端子201aに接続されて
いる。以下同様にして、セレクタ300−３〜300−７を介
してPU200−８まで接続されている。

バス301は、メモリ303,304の入力側に接続されると共
に、セレクタ300−16を介してバス302に接続されてい
る。メモリ303,304の出力側は、各セレクタ300−８〜30
0−15を介して各PU200−９〜200−16の入力端子201aに
それぞれ接続されている。PU200−８の出力端子202b
は、セレクタ300−８を介してPU200−９の入力端子201a
に接続されている。PU209の出力端子202bは、セレクタ3
00−９を介して次段のPU200−10の入力端子201aに接続
されている。以下同様に、PU200−11〜200−16まで接続
されている。

各PU200−９〜200−16の出力端子202aは、バス302に
接続されている。このバス302には、セレクタ300−17を
介して出力端子101が接続されると共に、比較器305を介
してベクトル出力端子102a,102b及びセレクタ300−17が
接続されている。

第８図は、第１図中の各PU200−１〜200−16内の構成
ブロック図である。

このPUは、入力端子211a,211b及び出力端子212をそれ
ぞれ有する複数の第１の演算回路（以下、Peという）21
0−１〜210−15と、入力データをそれぞれ１クロックず
つ遅らせるレジスタ等からなる複数の遅延回路（以下、
Reという）220−１〜220−30と、バス231,232と、デー
タの累積加算を行う第２の演算回路（以下、AUという）
241,242とを、備えている。

入力端子201aには、初段のPe210−１の入力端子211a
が接続されると共に、Re220−１〜220−30が縦続接続さ
れて出力端子202bに接続されている。各Re220−１〜220
−14の出力端子は、各Pe210−２〜210−15の入力端子21
1aにそれぞれ接続され、１クロックずつ遅れた入力デー
タが各Pe210−２〜210−15に入力するようになってい
る。入力端子201bは、各Pe210−１〜210−15の入力端子
211bにそれぞれ接続されている。

各Pe210−１〜210−８の出力端子212はバス231に接続
され、さらに各Pe210−９〜210−15の出力端子212がバ
ス232に接続されている。バス231はAU241を介してバス2
32に接続され、そのバス232がAU242を介して出力端子20
2aに接続されている。

第９図は、第８図中の各Pe210−１〜210−15内の構成
ブロック図である。

このPeは、入力端子211a,211bから入力されたデータ
の絶対値の差分を求める絶対値差分器213と、マトリク
ス演算用の係数を格納したリード・オンリ・メモリ（以
下、ROMという）等からなる係数メモリ214とを、備えて
いる。絶対値差分器213及び係数メモリ214は、累積加算
器215に接続され、その累積加算器215がバスコントロー
ラ216を介して出力端子212に接続されている。

累積加算器215は、モード切り替えの制御信号CSによ
って係数メモリ214の出力と論理“1"（又は“0"）との
いずれか一方を選択するセレクタ215aと、該セレクタ21
5aの出力により制御される加算器215bと、レジスタ215
c,215dとで、構成されている。

この累積加算器215は、制御信号CSにより、マトリク
ス演算時には、係数メモリ214内のデータに従って入力
データを累積加算し、動きベクトル検出時には、絶対値
差分器213の出力を累積加算する機能を有している。

以上のように構成される符号化回路において、 （１）DCTモード時のDCTの変換動作と、 （２）MVモード時の動きベクトル検出動作とを、 説明する。

（１）DCTモード時の動作 DCTモードの時、第１図のセレクタ300−１〜300−17
は全て縦方向の端子が選択されて接続される。即ち、入
力端子100aとPU200−１〜200−８とが直接接続され、さ
らにメモリ303,304とPU200−９〜200−16とが直接接続
される。バス301と302はセレクタ300−16によって切り
離され、セレクタ300−17によってPU200−９〜200−16
と出力端子101とが接続される。

本実施例において、DCTの変換はＭ＝８の場合で、８
個のデータX0〜X7をひとまとめにしてDCTの変換を行
う。

データの流れとしては、入力端子100aから８個のデー
タX0〜X7が時系列に入力し、各PU200−１〜200−８に同
時に入力される。各PU200−１〜200−８では、次式のよ
うに、１行分のDCTのマトリクス演算が行われる。

Ｙ＝D0・X0＋D1・X1＋…＋D7・X7 ……（８） 但し、D0〜D7;DCTのマトリクス係数 従って、このPU200−１〜200−８で１次元のDCTが行
われ、その結果が、メモリ3003又は304に格納されてい
る。２つのメモリ303,304が設けられているのは、一方
がPU200−１〜200−８からの出力を入力している時は、
他方がデータを出力して後段のPU200−９〜200−16の入
力となり、２つのメモリ302,304をトグルで用いるため
である。

８個の入力データX0〜X7に対して各PU200−１〜200−
８から１つずつ、計８個のデータが出力され、それらが
バス301上で、ぶつからないように制御されてメモリ303
又は304に入力される。もしここで、メモリ303が入力
で、メモリ304で出力であるならば、前段の各PU200−１
〜200−８の出力が、メモリ303に入力されると同時に、
メモリ304の出力が、後段の各PU200−９〜200−16の入
力となる。この動作を８回繰り返す。

つまりＭ＝８の場合、２次元のDCTの変換のひとまと
めとして扱う64個のデータが入力されて、前段の各PU20
0−１〜200−８の出力がメモリ303に入力終わると、２
つのメモリ303,304の入出力関係が逆になり、今度はメ
モリ303が、データを後段の各PU202−９〜200−16に出
力する。

第10図（ａ），（ｂ）は、１次元DCTの変換データを
格納する第１図のメモリ303,304に対する、書き込み時
と読み出し時の入出力するデータの順序を示す図であ
る。

前段の各PU200−１〜200−８の出力をメモリ303又は3
04に書き込む場合、第10図（ａ）に示すように、例えば
横方向で８個ずつデータを書き込む。次に、メモリ303
のデータを後段の各PU200−９〜200−16へ出力する場
合、第10図（ｂ）に示すように、縦方向に順番に８個ず
つデータを読み出す。

このように、メモリ303,304に対するデータの書き込
み、読み出し方向を代えることにより、後段のPU200−
９〜200−16が前段のPU200−１〜200−８と同じ動作を
することで、その後段のPU200−９〜200−16の出力は、
２次元DCTの変換を行ったデータとなる。このデータ
は、後段の各PU200−９〜200−16から１つずつ、計８個
のデータを出力し、バス302上で各PU200−９〜200−16
の出力がぶつからないように制御されて、出力端子101
から出力される。

次に、第８図及び第９図において、（８）式に示すよ
うに、各PU200−１〜200−16で実行されるDCTのマトリ
クス演算の一行分の計算動作 Ｙ＝D0・X0＋D1・X1＋…＋D7・X7 ……（８） について、説明する。この例では、DCTのマトリクス係
数を15ビットとして計算を行う。

第８図に示すように、DCTのマトリクス演算の一行分
計算（（８）式）を行う場合、乗算器を用いず、全て累
積加算動作で実行される。各Pe210−１〜210−15は、第
９図に示すように、累積加算器215で構成されており、D
CTのマトリクス係数の１ビット分の計算を行う。例え
ば、Pe210−１では、 Ｙ＝D0⁽¹⁾.X0＋D1⁽¹⁾・X1 ＋D2⁽¹⁾・X2＋……＋D7⁽¹⁾.X7 ……（８−１） 但し、 D0⁽¹⁾〜D7⁽¹⁾;各DCTのマトリクス係数の最下位ビット を計算する。つまり、D0⁽¹⁾〜D7⁽¹⁾は１ビットデータな
ので、Pe210−１内では、入力データに対してこのビッ
トデータの情報をもらい、累積加算をするか、しないか
が判別することによって演算を行う。この動作を第９図
を用いて説明する。

入力データは入力端子211aから入力され、絶対値差分
器213を通して加算器215bへ送られる。モード切り替え
の制御信号CSによってセレクタ215aが係数メモリ214側
を選択しているので、１ビットデータが格納されている
係数メモリ214の出力が加算器215bへ与えられる。そし
て、前記D0⁽¹⁾〜D7⁽¹⁾は、係数メモリ214の出力によっ
て加算器215bが加算するかどうかが制御され、その結果
レジスタ215cに送られ、次のタイミングで加算器215bの
入力となる。

この動作を８回繰り返し、８個のデータX0〜X7が終わ
り、加算結果が出力されるタイミングで、レジスタ215d
に格納されると同時に、加算器215bにもクリア信号を入
力し、次のデータX0がレジスタ215cにそのまま格納され
る。この累積加算結果は、バスコントローラ216によ
り、第８図のバス231上で各Pe210−１〜210−15の出力
がぶつからないように制御される。このようにしてPe21
0−１では、（８）式の計算が行われる。

同様に、Pe210−２では各DCTのマトリクス係数の下位
から２ビット目の計算というように、各Pe210−２〜210
−15で各DCTのマトリクス係数の各ビット目の計算が行
われ、その累積加算結果がバス231または232に出力され
る。Pe210−１〜210−８の順番でバス231上に出力され
た累積加算結果は、AU241で一度、累積加算され、Pe210
−９〜210−15までの累積加算結果と同様にバス232に出
力され、AU242によって順番に累積加算され、出力端子2
02aに出力する。

各Pe210−１〜210−15の演算とその演算結果が出力さ
れるタイミングチャートを第11図に示す。

第11図中のD1₍₀₎〜D8₍₀₎…は入力データ、S1₍₀₎〜S8
₍₀₎…は演算結果、OUT₍₀₎,OUT₍₁₎は出力データである。

このタイムチャートでは、入力データD1₍₀₎〜D8₍₀₎…
が遅延回路220−１〜220−13によって各Pe210−１〜210
−15に遅延して入力するため、演算結果S1₍₀₎〜S8₍₀₎…
も隣のPeより１クロック遅れて出力している。

ここで、第８図のAU241,242では、各Pe210−１〜210
−8,210−９〜210−15の演算結果を累積加算する時に、
各Pe毎に演算結果の桁が違うため、桁合わせを行ないな
がら累積加算を行う必要がある。Pe210−１から順に出
力されるこの例では、隣合うPeの演算結果の桁が１ビッ
トずつずれているので、AU241では、累積加算をすると
きに、加算結果の方を１ビットシフトして加算する必要
がある。同様にAU242でも、Pe210−９から順に出力され
るので、累積加算結果の方を１ビットシフトして加算す
る必要がある。

このように、第１図の各PU200−１〜200−16では、DC
T変換されるデータは滞ることなく出力端子202aからPU
の外部へ出力される。

またこの構成は、マトリクス演算を行えることから、
第３図のPe内の係数メモリ214を追加するか、あるいは
そのメモリ内容を追加することで、逆DCTの変換や、第
３図のフィルタの演算を実行することも可能である。

（２）MVモード時の動作 MVモードの時は、DCTモードの時とは逆に、第１図に
おいてセレクタ300−１〜300−17は全て横方向の端子が
選択されて接続される。つまり、入力端子100aはPU200
−１とだけ接続され、他のPU200−２〜200−16は左隣の
PUの出力信号を入力する。バス301と302はセレクタ300
−16によって接続され、さらにセレクタ300−17によっ
て全PU200−１〜200−16までの出力が比較器305を通し
て出力端子101と接続される。

この例のMV検出回路において使用されるデータは、第
12図（ａ），（ｂ）に示すように、検出する基本ブロッ
ク（第12図（ａ））の大きさが16×16で、その検索範囲
はＸ方向が−７〜＋７まで、Ｙ方向が−８〜＋８まで可
能である。第１図においては、入力端子100aから基本ブ
ロックデータＡを入力し、入力端子100bからは第12図
（ｂ）の検索用ブロックデータＢを入力する。

入力端子100aから入力された基本ブロックデータＡ
は、PU200−１に入力され、第８図に示す３個の遅延回
路220−１〜220−30で30クロック遅延して隣のPU200−
２に送られる。同様に、他のPU200−３〜200−16でも、
隣のPUより30クロック遅延したデータが渡される。各PU
200−１〜200−16では、第８図のようにPe210−１〜210
−15が15個存在し、その１つ１つがベクトル候補地の演
算を相当する。前記のDCTモードで累積加算を行ったAU2
41と242は、このMVモードの時は何もしないので、各Pe2
10−１〜210−15の出力は比較器305に直接接続されてい
ることになる。第１図においてPU200−１では、Ｘ方向
が−８、Ｙ方向が−７〜＋７までのベクトル候補地の候
補ブロックと基本ブロックとの誤差量が計算される。誤
差量の求め方は、第３図のPeで次のように計算される。

MVモード切り替えの制御信号CSにより、セレクタ215a
が“1"（又は“0"）側に切り替わり、加算器215bが加算
動作モードとなる。基本ブロックデータＡが入力端子21
1aに入力されると共に、検索用ブロックデータＢが入力
端子211bに入力されると、絶対値差分器213で、絶対値
差分が計算され、その計算結果に対して加算器215b及び
レジスタ215cにより累積加算が行われる。この例では、
基本ブロックデータ数が256＝16×16なので、その回数
だけ累算加算が行われ、その結果がレジスタ215dに格納
されると同時にレジスタ215cもクリアされる。そして比
較器305と接続しているバス231,232上で、累算加算結果
同士がぶつからないように、バスコントローラ216によ
って制御される。このMV検出モード時のPU内のタイムチ
ャートを第13図に示す。

第13図において、検索用ブロックデータＢは第８図の
入力端子201bから入力され、基本ブロックデータＡは入
力端子201aからPe210−１に入力される。累算加算制御
信号CS1は、Pe210−１においてその時の入力データに対
して演算を行うか停止するかを制御する信号、累算加算
制御信号CS2は、Pe210−２においてその時の入力データ
に対して演算を行うか停止するかを制御する信号であ
る。

第８図の入力端子201bから入力される検索用ブロック
データＢは、第12図（ｂ）に示すように、ブロックの左
上のＢ（0,0）から順にＢ（1,0）,B（2,0），…のよう
に縦方向に逐次入力し、Ｂ（29,0）まで入力すると、次
のＢ（0,1）というように、次の列へと連続的に入力さ
れる。入力端子201aから入力される基本ブロックデータ
Ａは、第12図（ａ）に示すように、ブロックの左上のＡ
（0,0）から順にＡ（1,0）,A（2,0），…のように縦方
向に逐次入力し、Ａ（15,0）まで入力すると、一時的に
入力を停止し、検索用ブロックの走査が次の列に移ると
同時に、再び次の列の基本ブロックデータＡの入力を開
始する。即ち、入力端子201aと201bからの入力データ
は、それぞれ基本ブロックデータＡ、検索用ブロックデ
ータＢの列の先頭から同期して入力される。

このような入力データに対して、Pe210−１では、基
本ブロックデータがＡ（15,15）まで入力し演算が終わ
った時点で、次式（７−１）に示すｐ＝−7,q＝−８の
計算が行われたことになる。

この演算結果、即ちベクトルｐ＝−7,q＝−８に対す
る差分絶対値の累積値は、第１図の比較器305へ送られ
る。

Pe210−２においても同様の計算が行われる。但し、
入力端子201aから入力される基本ブロックデータＡは、
遅延回路220−１によって１クロックタイミングずれて
入力されるので、次式（７−２）に示すｐ＝−6,q＝−
８の計算が行われることになる。

入力がPe210−１より１クロックタイミングずれてい
るため、出力も１クロック遅れて出力される。

このようにしてPe210−１〜Pe210−15により、ベクト
ルｐ＝−７〜＋7,q＝−８に対応する演算結果を、それ
ぞれ１クロックずれたタイミングで出力する。第１図の
PU200−２では、初段の直列に接続された遅延回路群に
よって基本ブロックデータの１列ずれたデータが与えら
れるため、ベクトルｐ＝−７〜＋7,q＝−７に対応する
演算結果を出力する。

以上のようにして各Pe210−１〜210−15でベクトル候
補地ｐ＝−７〜＋7,q＝−８〜＋７の演算を行い、その
結果が全て比較器305に集められ、該比較器305により、
それらの中から最小値を見つけ、それに対応したベクト
ルも保持する。そして全てのベクトル候補地の演算が終
了した時点で、ベクトル出力端子102aと102bに各々の値
を出力すると共に、その時の誤差量も出力端子101から
出力される。

ここで、第８図のPe210−１は、基本ブロックデータ
Ａ及び検索用ブロックデータＢが入力され、演算が終わ
ると、その基本ブロックデータＡに対するベクトル候補
地ｐ＝−7,q＝−８の演算を終了し、その次の列の入力
と共に次の基本ブロックデータＡに対するベクトル候補
地ｐ＝−7,q＝−８の演算を開始する。このように次々
に、次のブロックの各Pe210−１〜210−15に割り振られ
たベクトル候補地の演算を行ってゆく。そのため、ある
基本ブロックの検索用ブロックデータＢの入力データが
終了しても、次の基本ブロックの検索用ブロックデータ
Ｂの入力データが始めから入力する必要がなく、入力デ
ータが終了した次の列を連続的に入力することができ
る。

このように、基本ブロックデータＡ、検索用ブロック
データＢとともに走査方向に逆戻りすることなく、連続
して入力することによって、動きベクトルが次々に出力
される。従って、極めて効率的に各ブロックに対する動
きベクトルを求めることができる。

第２の実施例 第14図は、本発明の第２の実施例を示す画像符号化装
置の構成ブロック図である。

この画像符号化装置は、第１図の符号化回路を用いて
構成されており、符号化されるデータ（現フレームデー
タ）が格納されている現フレームメモリ400、ジグザグ
スキャン用の一時格納メモリ401、１フレーム前のデー
タをこの装置内で符号化し復号したデータが格納されて
いる前フレームメモリ402、及び前フレームメモリ402の
データをフィルタ処理した後のデータが格納されている
フィルタ処理後格納メモリ403を備えている。現フレー
ムメモリ400、IDCT変換前のデータを格納したメモリ40
1、及び信号‘0'には、それらのいずれか１つを選択す
るセレクタ404が接続されている。

フィルタリング前のデータが格納された前フレームメ
モリ402、及びフィルタリング後のデータが格納された
フィルタ処理後格納メモリ403には、それらのいずれか
１つを選択するセレクタ405が接続されている。このセ
レクタ405の出力側は、信号‘0'とともにセレクタ406,4
09にそれぞれ接続されている。セレクタ404,406の各出
力側は、減算器407に接続され、該減算器407と前フレー
ムメモリ402が符号化回路408に接続されている。

符号化回路408は、集積化（LSI等）された第１図の回
路で構成されており、その出力側がセレクタ409と共に
加算器410に接続されている。加算器410の出力側は、ジ
グザクスキャン用の一時格納メモリ411を介して、量子
化回路412に接続され、さらにその量子化回路（Ｑ）412
が逆量子化回路（Q^-1）413を介してメモリ401に接続さ
れている。

次に、動作を説明する。

先ず、現フレームメモリ400から、符号化するための
基本ブロックデータＡが読み出され、前フレームメモリ
402からは、動き補償を行うために該基本ブロックデー
タＡに対応した検索用ブロックデータＢが読み出され
る。この時、セレクタ404は現フレームデータ（基本ブ
ロックデータＡ）を選択すると共に、セレクタ406,409
は共に‘0'を選択する。そのため、符号化回路408に
は、基本ブロックデータＡと検索用ブロックデータＢと
がそのまま入力され、MVモードにして移動ベクトルが検
出される。この移動ベクトルを基に動き補償が行われた
その部分のデータが、前フレームメモリ402から読み出
され、セレクタ405,406は前フレームデータを選択する
と共に、セレクタ404,409が共に‘0'を選択する。これ
により、前フレームメモリ402のデータが符号化回路408
に入力し、フィルタモードでフィルタリングされる。そ
の結果は、フィルタ処理後格納メモリ403に格納され
る。

次に、セレクタ405,406により、フィルタをかけたデ
ータとフィルタをかける前のデータとのいずれか一方を
選択し、セレクタ404によって選択された現フレームメ
モリ400のデータと共に、減算器407に入力した後、その
減算結果が符号化回路408に入力される。この時、符号
化回路408はDCTモードとなってDCT変換され、そのデー
タがメモリ411に一時的に格納され、出力時にはジグザ
グスキャンで読み出される。

このメモリ411のデータは、量子化回路412により量子
化されて出力される。まだ、逆量子化回路413では、量
子化回路412の出力データを逆量子化し、そのデータが
ジグザグスキャンでメモリ401に書き込まれて一時的に
格納される。このメモリ401のデータは、セレクタ404に
よって選択され、セレクタ406が‘0'を選択するので、
減算器407を介して符号化回路408に入力される。この
時、符号化回路408は、IDCTモードとなってIDCT変換さ
れ、セレクタ405,409によって選択されたフィルタリン
グ後のデータとフィルタリング前のデータとのいずれか
一方のデータと共に、加算器410で加算され、次のフレ
ームを符号化するのに必要なデータして前フレームメモ
リ402に格納される。

このように、符号化回路408を時分割にしてモードを
切り替え、MV検出、フルタ、DCT変換、及びIDCT変換と
して使用することにより、画像符号化装置の構成を簡略
化し、従来のものよりも、ハード量の削減化と低コスト
化が図れる。

なお、本発明は上記実施例に限定されず、第１図のPU
200−１〜200−16及びメモリ303,304の数を入力データ
のビット数に応じて他の数に変形したり、あるいは各PU
200−１〜200−16の回路構成を第８図の以外の構成に変
形したり、さらに第１図の符号化回路を用いた第14図の
画像符号化装置を第14図以外の回路構成に変形する等、
種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によ
れば、モード切り替え可能なPU、メモリ、比較器、及び
モード切り替え手段を用いて符号化回路を構成したの
で、モードの切り替えのみで、マトリクス演算とMCの動
きベクトル検出とが、同一のハードウェアで実行でき
る。また、第２の発明の係数メモリを変更することによ
り、DCT等の種々のマトリクス演算が行える。

第３の発明によれば、モード切り替え可能な符号化回
路を用いて画像符号化装置を構成したので、２次元DCT
等のマトリクス演算時とMCの動きベクトル検出時に、符
号化回路を時分割で用いて符号化を行うことにより、回
路構成の主要部分を共用できる。そのため、従来のパイ
プライン接続構成の装置に比べ、構成が簡単となり、ハ
ード量の削減化と低コスト化が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す符号化回路の構成
ブロック図、第２図は従来のテレビ会議用CODECの構成
ブロック図、第３図は第２図中のソース符号化回路の構
成図、第４図は従来の１次元DCTのデータフローを示す
図、第５図は従来の２次元DCTの構成例を示す図、第６
図（ａ）〜（ｃ）は従来の動きベクトル検出の説明図、
第７図は従来の画像符号化装置の構成ブロック図、第８
図は第１図中のPUの構成ブロック図、第９図は第８図中
のPeの構成ブロック図、第10図（ａ），（ｂ）は第１図
のメモリのデータ入出力を示す図、第11図は第１図にお
けるDCTモード時のPU内のタイムチャート、第12図
（ａ），（ｂ）は第１図における基本ブロックと検索用
ブロックの説明図、第13図は第１図におけるMV検出モー
ド時のPU内のタイムチャート、第14図は本発明の第２の
実施例を示す画像符号化装置の構成ブロック図である。 200−１〜200−16……PU、210−１〜210−15……Pe、21
3……絶対値差分器、214……係数メモリ、215……累積
加算器、220−１〜220−30……Re、241,242……AU、300
−１〜300−17……セレクタ、303,304……メモリ、305
……比較器、400……現フレームメモリ、401,411……メ
モリ、402……前フレームメモリ、403……フィルタ処理
後格納メモリ、404,405,406,409……セレクタ、408……
符号化回路、412……量子化回路、413……逆量子化回
路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】入力データの累積加算を行う複数の第１の
   演算回路からなる演算回路群、前記入力データを遅延さ
   せて前記第１の演算回路へ与える複数の遅延回路からな
   る遅延回路群、及びマトリクス演算時において前記各第
   １の演算回路の演算結果を各桁毎に桁合わせを行いなが
   ら累積加算を行う複数の第２の演算回路を有するモード
   切り替え可能な複数のプロセッサユニットと、 前記マトリクス演算時において前記第２の演算回路の演
   算結果を格納するメモリと、 動き補償フレーム間予測の動きベクトル検出時において
   前記各第１の演算回路の演算結果を比較して動きベクト
   ルの最適値を検出する比較器と、 前記マトリクス演算時には前記入力データを前記各プロ
   セッサユニットに入力して前記第２の演算回路の出力側
   を前記メモリに接続し、前記動きベクトル検出時には前
   記各プロセッサユニットを縦続接続すると共に前記各プ
   ロセッサユニットの出力側を前記比較器に接続するモー
   ド切り替え手段とを、 備えたことを特徴とする符号化回路。
2. 【請求項２】請求項１記載の符号化回路において、 前記第１の演算回路は、マトリクス演算時の係数を格納
   した係数メモリと、入力データの絶対値の差分を求める
   絶対値差分器と、モード切り替えの制御信号によって制
   御され前記マトリクス演算時には前記係数メモリ内のデ
   ータに従って前記入力データの累積加算を行い、前記動
   きベクトル検出時には前記絶対値差分器の出力の累積加
   算を行う累積加算器とを、備えた符号化回路。
3. 【請求項３】１フレーム内を複数のブロックに分割し、
   その現ブロックと該フレームより過去の前フレームとの
   比較によって動画像の符号化を行う画像符号化装置にお
   いて、 前記各フレームの画像データを格納する複数の第１のメ
   モリと、 符号化回路と、 符号化の処理手順に応じて前記複数の第１のメモリを選
   択して前記符号化回路に入力するセレクタとを備え、 前記符号化回路は、 入力データの累積加算を行う複数の第１の演算回路から
   なる演算回路群、前記入力データを遅延させて前記第１
   の演算回路へ与える複数の遅延回路からなる遅延回路
   群、及びマトリクス演算時において前記各第１の演算回
   路の演算結果を各桁毎に桁合わせを行いながら累積加算
   を行う複数の第２の演算回路を有する時分割でのモード
   切り替え可能な複数のプロセッサユニットと、 前記マトリクス演算時において前記第２の演算回路の演
   算結果を格納する第２のメモリと、 動き補償フレーム間予測の動きベクトル検出時において
   前記各第１の演算回路の演算結果を比較して動きベクト
   ルの最適値を検出する比較器と、 前記マトリクス演算時には前記入力データを前記各プロ
   セッサユニットに入力して前記第２の演算回路の出力側
   を前記第２のメモリに時分割で接続し、前記動きベクト
   ル検出時には前記各プロセッサユニットを時分割で縦続
   接続すると共に前記各プロセッサユニットの出力側を前
   記比較器に時分割で接続するモード切り替え手段とを、
   備えたことを特徴とする画像符号化装置。