JPH0775111A - デジタル信号符号化装置 - Google Patents

デジタル信号符号化装置

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JPH0775111A
JPH0775111A JP5320051A JP32005193A JPH0775111A JP H0775111 A JPH0775111 A JP H0775111A JP 5320051 A JP5320051 A JP 5320051A JP 32005193 A JP32005193 A JP 32005193A JP H0775111 A JPH0775111 A JP H0775111A
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Abstract

(57)【要約】 【目的】 画像の多少とも大きな動きを考慮した時、よ
り有効にデータを圧縮する符号化装置を提供する。 【構成】 第１の可変長符号化チャネル（１０）と、関
連の第１の予測チャネル（２０）と、第１のチャネルに
並列に配置されその入力にフイールドのインターレース
を解く回路（３１）を含む第２の可変長符号化チャネル
（３０）と、再インターレースフイールド用回路（４
５）を含む関連第２の予測チャネル（４０）と、それぞ
れ第１および第２の符号化チャネルで符号化され供給さ
れた信号を比較し、当該比較の結果予測および符号化チ
ャネルを選択する決定サブ・アセンブリ（５０）を具え
るインターレースされたフイールド画像信号を符号化す
る装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、インターレースされ
たフイールド画像に対応するデジタル信号を符号化する
装置であって、インターレースされたデータを圧縮する
第１の部分と符号化部分との直列配列を具えた第１の可
変長符号化チャネルと、インターレースされないデータ
を圧縮する第２の部分と符号化部分との直列配列を具え
た前記第１の可変長符号化チャネルと並列の第２の可変
長符号化チャネルと、前記第１の部分の出力信号に基づ
く予測用第１のチャネルと、それと並列の前記第２の部
分の出力信号に基づく予測用第２のチャネルとを具え、
前記第２の部分がその入力側にインターレースフイール
ドを解く回路を含み、前記第２の予測チャネルが再イン
ターレースフイールドを作る回路を含むデジタル信号符
号化装置に関するものである。この発明は特にＭＰＥＧ
１標準方式（動画像順次を符号化する問題を取扱うイン
ターナショナル スタンダダイゼーション オーガナイ
ゼーション（International Standardization Organiza
tion) のワークグループである“ムービング ピクチャ
エクスパート グループ (Moving Picture Expert Gr
oup)”）に係るテレビジョン信号の符号化に適用可能で
ある。
【０００２】
【従来の技術と問題点】ＭＰＥＧ１の標準方式の明細書
には取扱われる画像は必ず順次形態であると述べられて
いる。しかしながら、もとの画像がテレビジョン画像、
すなわち２つのインターレースされたフイールドを有す
る画像の場合には、同じ瞬時に取扱われた情報成分とし
て符号化するＭＰＥＧ用に考察されたこれら２つのフイ
ールドは、実際には２０msのフイールド間間隔だけわず
かの程度はなれたデータに対応する。動きの速い画像順
次では、フイールド間の大きな動きはブロック中に生じ
る寄生周波数に起因するくし形効果のような画像欠陥を
ひきおこす。
【０００３】ＭＰＥＧ１の標準方式では各画像は１６×
１６画素のマクロ ブロックに分割され、１マクロブロ
ックは輝度信号では４つの８×８画素のブロック、色信
号では２つの８×８画素のブロックを具えている。図１
はかかるマクロブロックの垂直構成を示しているが、こ
のマクロブロックのラインが２０msはなれた２つのイン
ターレースされたフイールドの一方または他方に交互に
対応するにもかかわらず、それらラインのならびは動き
がないので十分維持されている。図２は同じ垂直構成を
示しているが、この場合はフイールド間動きが大きく、
マクロブロックの奇数ラインと偶数ラインの情報成分の
間に時間ずれがあるのでくし形効果がみられる。
【０００４】米国特許第5,091,782 号公報は２つのイン
ターレースされたフイールドが符号化前に２つの別個の
方法で取り扱われるデジタル映像信号の符号化装置を開
示している。一方では、インターレースされたフイール
ドは分離され、次にブロックに分割され、それらは各々
順次に直交変換されて量子化される。また他方では、か
く得られ２つのフイールドで空間的に同じであるブロッ
クは直交変換と量子化を受けるよう再びインターレース
される。量子化前の信号に関する誤差計算はかく量子化
される２つの別の信号順次でそれぞれ有効になされ、そ
れでもとの信号の動きに従って、符号化されるべき前記
２つの量子化された信号順次からの１つの最終的選択が
なされ、この時その順次は最もすくなくない誤差が得ら
れるものである。
【０００５】
【問題点を解決するための手段】本発明の目的は、画像
の多少とも大きな動きを考慮した時、より有効な方法で
データを圧縮する技術的解決を与える符号化装置を提供
せんとするものである。
【０００６】この目的を達成するため、本発明に係る冒
頭に述べたデジタル信号符号化装置は、当該装置がさら
に、第１および第２の符号化チャネルの出力信号を比較
する手段と、前記比較の結果に従って予測および符号化
チャネルを選択する手段とを具える決定サブ・アセンブ
リを具えることを特徴とするものである。かく提供され
た構成は、従来技術の項で説明した装置に比べて、もと
の画像信号に関してなんら誤差計算をすることなく、し
かも符号化後のビット数を比較するのみですむより簡単
な操作でよい特別な利点を有する。
【０００７】
【実施例】以下添付図面を参照し実施例により本願発明
を詳細に説明する。図３図示符号化装置は符号化される
べきデジタル信号を受け取る第１の可変長符号化チャネ
ル１０と、符号化前の有用な信号に基づく予測用関連第
１のチャネル２０とを具えている。可変長符号化チャネ
ル１０は直交変換回路１２（この実施例ではディスクリ
ート・コーサイン変換）、量子化回路１３、可変長符号
化回路１４およびパッファメモリ１５（その出力Ｓ1 は
符号化装置の出力を構成する）の直列配列と同様、量子
化ステップ従ってビットレートを調整するためのバッフ
ァメモリ１５と回路１３の間に帰還接続１６を具えてい
る。予測チャネル２０は符号化前の信号を受け取るた
め、回路１３と１２により実行された変換のそれぞれの
逆変換を確実にする逆量子化回路２１と逆直交変換回路
２２（この場合は逆ディスクリート・コーサイン変換）
の直列配列を具えている。回路２２の出力信号は加算器
２３の第１の入力に印加され、加算器２３の出力信号は
画像メモリ２４に記憶される。
【０００８】メモリ２４の出力信号は動き補償段６０に
印加され、段６０は動き評価回路６１と動き補償回路６
２を具えている。回路６２の第１の入力はメモリ２４の
出力信号を受け取り、第２の入力は回路６１の出力信号
を受け取る。回路６１と符号化装置のデジタル入力信号
を受け取り、各画像ブロックについて、符号化のため送
られてきた前画像の対応するブロックに関してその動き
を表わす変位ベクトルを決定する（この決定はブロック
マッチングとして知られている）。かく決定されたベク
トルは動き補償回路６２の第２の入力に印加される。こ
の変位ベクトルはまた後述の復号装置に供給される。
【０００９】回路６２は予測ブロックを供給し、それと
前ブロックとの差は直交変換回路１２の上流に配置され
た減算器２５で決定される。予測ブロックはまた加算器
２３の第２の入力に印加される。減算器２５の第１の入
力はフォーマット変換回路７５の出力信号を受け取り、
回路７５はブロックの形態でその出力に表われるべき画
像に対応するこの装置のデジタル入力信号を受け取る。
回路１２の入力におけるデジタル信号はかくて予測誤
差、すなわち各もとの画像ブロックと予測ブロック間差
を表わす信号で、その差は逆量子化回路２１の入力と動
き補償回路６２の出力間予測チャネル２０で実行される
演算後求められる。
【００１０】図３の装置は関連の第２の予測チャネル４
０と決定サブ・アセンブリ５０とを備える第２の符号化
チャネル３０を具えている。第１の符号化チャネルと並
列に配置される第２の符号化チャネル３０は、減算器２
５の出力でフイールドインターレースを圧縮する回路３
１、第２の直交変換回路３２、第２の量子化回路３３お
よび第２の可変長符号化回路３４の直列配列を具えてい
る。チャネル３０はバッファメモリ１５とおなじく、量
子化ステップおよびビットレートを調整するための前述
と同じバッファメモリ１５を回路３３に接続する第２の
帰還接続３６を含んでいる。第１のチャネルと同様、こ
のチャネル３０と関連する第２の予測チャネル４０は第
２の逆量子化回路４１、第２の逆直交変換回路４２、第
２の加算回路４３、第２の画像メモリ４４および動き補
償段６０の第２の動き補償回路６４の直列配列を具えて
いる。チャネル４０はまた回路４２と４３の間に直列に
フイールドを再びインターレースさせる回路４５を具え
ている。チャネル４０の出力すなわち回路６４の出力
は、減算器２５の負の入力にともに印加されるよう第１
の予測チャネル２０の出力（すなわち回路６２の出力）
に連結される。第２の回路32, 33, 34, 41, 42, 43, 4
4, 64は第１の回路12, 13, 14, 21, 22, 23, 24, 62の
それぞれと同一である。
【００１１】決定サブ・アセンブリ５０は比較段と選択
段を具えている。比較段は符号化回路１４の出力でビッ
ト数を計数する第１の計数器５１、符号化回路３４の出
力でビット数を計数する第２の計数器５２およびこれら
２つの数を比較する比較器５３を具えている。比較器５
３の出力信号により制御される選択段は、２つの符号化
回路１４と３４の１つの出力信号をバッファメモリ１５
に印加するため、その共通でない端子がこれら回路１４
と３４それぞれの出力に接続され、その共通の端子が前
記バッファメモリの入力に接続される第１のスイッチ５
５と、関連符号化チャネルの量子化回路の出力で各予測
チャネルを接続したりあるいは接続しなかったりするた
めの第２および第３のスイッチ５６および５７を具えて
いる。（この場合唯１つのビットにより構成される）信
号Ｓ2 が伝送後、後に説明する復号化装置に印加され、
考察に際しマクロブロック (macroblock) のライン (走
査線) がインターレースを解かれたか解かれなかったか
を示すよう決定サブ・アセンブリ５０により供給され
る。
【００１２】図３図示のこの装置は以下のように動作す
る。装置のデジタル入力信号はもともとインターレース
された２つのフイールドからなるテレビジョン画像に対
応するが、そのためにこの最初のインターレースはマク
ロブロックごとに引き続く配列に変換されることは知ら
れている。本発明に係る前述の装置はある与えられた基
準、この場合には符号化で得られたビット数の後評価を
使用し、このビット数はマクロブロックのラインがもと
のインターレースされたフイールドに対応する図４に配
列されたようなもとのまゝの信号か、またはその代り
の、奇数フイールドの８ラインが例えばマクロブロック
のより上部に置かれ偶数フイールドの８ラインがより下
部に置かれる第５図示のようなインターレースの解かれ
た信号を符号化と予測のためにかく得られた（この引き
続く配列を有する）各マクロブロックのラインをインタ
ーレースでおよびインターレースなしで符号化して得ら
れるビット数である。図５の場合、マクロブロックが前
以てインターレースが解かれる事実は直交変換を遂行す
る可能性を提供し、つづいて首尾一貫したブロックに基
づいて量子化および符号化がなされる。この図２に示さ
れた垂直構成で、左側によせて置かれる情報成分（奇数
フイールドのライン）と右側によせて置かれる情報成分
（対応する偶数フイールドのライン）がマクロブロック
インターレースの圧縮後このマクロブロックのより上の
部分およびより下の部分それぞれに今や再グループ化さ
れる時にはこの一貫性がいかに再確立されるかを図２が
明示している。
【００１３】反対に、インターレースされたテレビジョ
ン画像にもともと対応するデジタル信号が前述のごと
く、図３図示の形の符号化装置で取扱われる時には、か
く符号化された信号は図６図示のような復号化装置で復
号化されてよい。この復号化装置は復号化チャネル１１
０、予測サブ・アセンブリ１２０およびこの復号化チャ
ネルと予測サブ・アセンブリとの間に第２の決定サブ・
アセンブリ１５０を具えている。
【００１４】復号化チャネル１１０はバッファメモリ１
１１、可変長復号化回路１１２、逆量子化回路１１３、
逆直交変換回路１１４（こゝでは逆ディスクリート・コ
ーサイン変換）の直列配列と同じように、回路１１２と
１１３の間に相補性接続１１５を具え、接続１１５は復
号化装置で復号化された信号のアセンブリから逆量子化
回路用量子化ステップの値を供給せんとするものであ
る。
【００１５】予測サブ・アセンブリ１２０は復号化装置
の出力信号を供給する画像メモリ１２１と、一方ては画
像メモリ１２１の内容に基づく、他方では可変長復号化
回路１１２によりまた提供される各変位ベクトルに基づ
く予測用回路１２２と（その変位ベクトルは符号化され
た信号の前記アセンブリでまた送られる）、その第１の
入力が第２の決定サブ・アセンブリ１５０を介して復号
化チャネル１１０の出力信号を受け取り、その第２の入
力が前記予測用回路１２２の出力信号を受け取る加算器
１２３の直列配列を具えている。この加算器１２３の出
力は復号化装置の出力を構成する。
【００１６】第２の決定サブ・アセンブリ１５０は２つ
のスイッチ１５３と１５４のそれぞれ共通でない端子間
の２つの並列通路１５１および１５２を具えている。ス
イッチ１５３の共通端子は復号化チャネル１１０の出力
信号（すなわち逆直交変換回路１１４の出力信号）を受
け取り、一方スイッチ１５４の共通端子は加算器１２３
の第１の入力を構成する。通路１５１は復号化チャネル
１１０の出力信号を加算器１２３へ送る直接通路で、通
路１５１はこの伝送を確実にするが、こゝでは画像フイ
ールドの再インターレース用の回路１５５を介する。ス
イッチ１５３および１５４は第１の決定サブ・アセンブ
リ５０により符号化装置で供給され、符号化部分でマク
ロブロックの奇数および偶数ラインが考察中にインター
レースが解かれたか解かれないかを示す信号Ｓ2 により
同期中に制御される。
【図面の簡単な説明】
【図１】画像の動きが大きい時４つの輝度ブロックによ
り構成されるサブ・アセンブリである画像の一部で“く
し形構成”と称せられる欠陥を図２とともに示す図。
【図２】画像の動きが大きい時４つの輝度ブロックによ
り構成されるサブ・アセンブリである画像の一部で“く
し形構成”と称せられる欠陥を図１とともに示す図。
【図３】本発明に係る符号化装置の実施例を示す図。
【図４】第１および第２の符号化チャネルそれぞれで符
号化される前の有用な４つの画像ブロックの図５と同じ
アセンブリを示す図。
【図５】第１および第２の符号化チャネルそれぞれで符
号化される前の有用な４つの画像ブロックの図４と同じ
アセンブリを示す図。
【図６】本発明に係る符号化装置からの符号化信号を処
理するに適した復号化装置の実施例を示す図。
【符号の説明】
10, 30 可変長符号化チャネル 20, 40 予測チャネル 12, 32 直交変換回路 13, 33 量子化回路 14, 34 可変長符号化回路 15 バッファメモリ 16, 36 帰還接続 21, 41 逆量子化回路 22, 42 逆直交変換回路 23, 43 加算器 24, 44 画像メモリ 25 減算器 31 インターレースを解く回路 45 再インターレース回路 50 決定サブ・アセンブリ 51, 52 計数器 53 比較器 55, 56, 57 スイッチ 60 動き補償段 61 動き評価回路 62, 64 動き補償回路 75 フォーマット変換回路 110 復号化チャネル 111 バッファメモリ 112 可変長復号化回路 113 逆量子化回路 114 逆直交変換回路 115 相補性接続 120 予測サブ・アセンブリ 121 画像メモリ 122 予測用回路 123 加算器 150 決定サブ・アセンブリ 151, 152 並列通路 153, 154 スイッチ 155 再インターレース回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/30 11/04 7337−5Ｃ Ｈ０４Ｎ 7/133 Ｚ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 インターレースされたフイールド画像に
    対応するデジタル信号を符号化する装置であって、イン
    ターレースされたデータを圧縮する第１の部分と符号化
    部分との直列配列を具えた第１の可変長符号化チャネル
    （１０）と、インターレースされないデータを圧縮する
    第２の部分と符号化部分との直列配列を具えた前記第１
    の可変長符号化チャネルと並列の第２の可変長符号化チ
    ャネル（３０）と、前記第１の部分の出力信号に基づく
    予測用第１のチャネル（２０）と、それと並列の前記第
    ２の部分の出力信号に基づく予測用第２のチャネル（４
    ０）とを具え、前記第２の部分がその入力側にインター
    レースフイールドを解く回路（３１）を含み、前記第２
    の予測チャネルが再インターレースフイールドを作る回
    路（４５）を含むデジタル信号符号化装置において、 当該装置がさらに、第１および第２の符号化チャネルの
    出力信号を比較する手段と、前記比較の結果に従って予
    測および符号化チャネルを選択する手段とを具える決定
    サブ・アセンブリ（５０）を具えることを特徴とするデ
    ジタル信号符号化装置。
  2. 【請求項２】 第１の可変長符号化チャネル（１０）が
    第１の直交変換回路（１２）と第１の量子化回路（１
    ３）の直列配列と同じく第１の可変長符号化回路（１
    ４）、バッファメモリ（１５）および前記メモリと量子
    化回路間の帰還接続（１６）を具え、第１の予測チャネ
    ル（２０）が前記量子化回路の出力に逆量子化回路（２
    １）、逆直交変換回路（２２）、加算器（２３）、画像
    メモリ（２４）およびその出力がまた前記加算器の第２
    の入力を構成する動き補償回路の直列配列を具え、一方
    第２の可変長符号化チャネル（３０）がインターレース
    を圧縮する回路（３１）、第２の直交変換回路（３２）
    および第２の量子化回路（３３）の直列配列とおなじく
    第２の可変長符号化回路（３４）、バッファメモリ（１
    ５）および前記メモリと第２の量子化回路間の帰還接続
    （３６）を具え、第２の予測チャネル（４０）が第２の
    逆量子化回路（４１）、第２の逆直交変換回路（４
    ２）、再インターレースフイールドを作る回路（４
    ５）、第２の加算器（４３）、第２の画像メモリ（４
    ４）およびその出力がまた前記加算器の第２の入力を構
    成する第２の動き補償回路の直列配列を具え、前記第２
    の予測チャネル（４０）の出力が２つの符号化チャネル
    の入力側に配置される減算器（２５）の負の入力にとも
    に印加されるよう第１の予測チャネル（２０）の出力に
    接続される請求項１記載の符号化装置において、 決定サブ・アセンブリ（５０）が第１および第２の符号
    化チャネルで符号化により提供されるビット数を比較す
    る段と、最低数に対応する予測および符号化チャネルを
    選択する段とを具え、前記比較段が符号化回路（１４，
    ３４）の出力でビット数を計数する計数器（５１，５
    ２）と、これら２つのビット数を比較する比較器（５
    ３）を具え、前記選択段が２つのビット数の最低を有す
    るチャネルに対応する符号化チャネルを選択するスイッ
    チ（５５）と、かく選択された符号化チャネルに対応す
    る予測チャネルを選択する２つのスイッチ（５６，５
    ７）を具えることを特徴とするデジタル信号符号化装
    置。
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