JP3586474B2

JP3586474B2 - デジタル信号符号化装置

Info

Publication number: JP3586474B2
Application number: JP32005193A
Authority: JP
Inventors: ゲドフレデリック
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-12-22
Filing date: 1993-12-20
Publication date: 2004-11-10
Anticipated expiration: 2019-11-10
Also published as: DE69328346T2; JPH0775111A; CN1092232A; AU675808B2; DE69328346D1; EP0603947A1; EP0603947B1; US5436663A; CN1045148C; AU5261893A

Description

【０００１】
【産業上の利用分野】
本発明は、インターレースされたフィールド画像に相当するデジタル信号を符号化する装置であって、片側に、インターレースされたデータを圧縮するための第１の圧縮段と符号化段との直列回路から成る第１のインターレース可変長符号化チャネル、及び該可変長符号化チャネルに並列で、ノン・インターレースデータを圧縮するための第２の圧縮段と符号化段との直列回路から成る第２のノン・インターレース可変長符号化チャネルを具え、且つ反対側に、前記各可変長符号化チャネルの各圧縮段の出力端子にそれぞれ接続され、前記各圧縮段の入力端子に得られる元のデジタル信号から減算すべき予測信号を生成するための予測用の各チャネルであって、前記第１圧縮段の出力信号に基づいて予測する第１の予測用チャネル及び該第１の予測用チャネルに並列で、前記第２の圧縮段の出力信号に基づいて予測する第２の予測用チャネルを具え、さらに、前記第１及び第２符号化チャネルの出力信号を比較し、該比較結果に従って前記予測用チャネル及び符号化チャネルを選択するための決定サブ・アセンブリを具えているデジタル信号符号化装置に関するものである。
本発明は特に、ＭＰＥＧ１標準方式（動画像のシーケンスを符号化する問題を取扱っている国際標準化機関（International Standardization Organization) のワークグループである“ムービングピクチャエクスパートグループ (Moving Picture Expert Group)”）に係るテレビジョン信号の符号化に適用することができる。
【０００２】
【従来の技術】
ＭＰＥＧ１の標準方式の仕様書には、取扱う画像は必ずシーケンシャルなものとすると述べられている。しかしながら、元の画像がテレビジョン画像、即ち２つのインターレースされたフィールドを有する画像である場合には、同じ瞬時に取扱われる情報成分としてＭＰＥＧ符号化用に考慮するこれら２つのフィールドは、実際には２０ｍｓのフィールド間間隔だけわずかな程度は離れたデータに対応する。動きが極めて速い画像シーケンスでは、フィールド間の目だった動きが、くし形効果のような画像欠陥を引き起こし、このようなくし形効果は、ブロック中に寄生周波数が出現することに起因する。
【０００３】
ＭＰＥＧ１の標準方式によれば、各画像を輝度情報用の８×８画素の４つのブロックと色信号用の８×８画素の２つのブロックとから成る１６×１６画素のマクロブロックに分割する。図１は、斯様なマクロブロックの垂直構成を示しており、このマクロブロックのラインが２０ｍｓ離れた２つのインターレースされたフィールドの一方または他方に交互に対応するにもかかわらず、それらラインのならびは動きがないので十分維持されている。図２は、同じ垂直構成を示しているが、この場合には、フィールド間の動きが大きく、マクロブロックの奇数ラインと偶数ラインの情報成分の時間的なずれがあるのでくし形効果が現れる。
【０００４】
米国特許第５，０９１，７８２号には、デジタルビデオ信号を符号化する装置が開示されており、この符号化装置では、２つのインターレースされたフィールドを符号化する前に２つの別個の方法で処理する。その一方の方法では、インターレースされたフィールドを分離し、次にブロックに細分し、その後、各々直交変換してから量子化する。また他の方法では、斯くして得られ、しかも２つのフィールドで空間的に同じであるブロックをリ・インターレースして、直交変換及び量子化を行うようにする。この場合には、量子化前の信号に対する誤り計算を、量子化する２つの別個の信号シーケンスについてそれぞれ行なって、符号化すべき前記２つの量子化信号シーケンスの一方、即ち、誤りが最も小さいシーケンスを、元の信号中の動きに従って最終的に選択し得るようにする。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、データをより一層有効に圧縮する技術的に従来とは別の解決策を用いると共に、画像中の大きな動きや、さほど目立たない動きを考慮に入れる符号化装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、冒頭にて述べたデジタル信号符号化装置において、前記第１のインターレース可変長符号化チャネルが、第１の直交変換回路と、第１の量子化回路と、第１の可変長符号化回路と、バッファメモリと、該メモリから前記第１の量子化回路への帰線との直列回路を具え、前記第１の予測用チャネルが、前記第１の量子化回路の出力端子に、逆量子化回路と、逆直行変換回路と、第１の加算器と、画像メモリと、動き補償回路との直列回路を具え、前記動き補償回路の出力端子が前記第１加算器の第２入力端子も構成し、前記第２のノン・インターレース可変長符号化チャネルが、フィールドをデ・インターレースする回路と、第２の直交変換回路と、第２の量子化回路と、第２の可変長符号化回路と、前記バッファメモリと、該メモリから前記第２の量子化回路への帰線との直列回路とを具え、前記第２の予測チャネルが、第２の逆量子化回路と、第２の逆直行変換回路と、フィールドをリ・インターレースするための回路と、第２の加算器と、第２の画像メモリと、第２の動き補償回路との直列回路を具え、前記第２の動き補償回路の出力端子が前記第２の加算器の第２入力端子も構成し、前記第２の予測チャネルの出力が前記第１の予測チャネルの出力に接続されて、これらの出力が、前記２つの可変長符号化チャネルの入力側に配置された減算器の負の入力端子に共通に供給され、且つ該減算器の正の入力端子が、符号化すべき前記信号を受信するようにし、前記決定サブ・アセンブリが、前記第１のインターレース可変長符号化チャネル及び前記第２のノン・インターレース可変長符号化チャネルでのそれぞれの符号化によって供給されるビット数を比較する比較段及び最低のビット数に対応する予測用チャネル及び可変長符号化チャネルを選択するための選択段を具え、前記比較段が、前記第１及び第２の可変長符号化回路の出力端子におけるビット数をそれぞれ計数する計数器及びこれら２つのビット数を比較する比較器を具え、且つ前記選択段が、前記２つのビット数のうち、最低ビット数に対応する可変長符号化チャネルを選択するスイッチ及び該スイッチにより選択された可変長符号化チャネルに対応する前記予測用チャネルを選択するための２つのスイッチを具えていることを特徴とするものである。
このような本発明による符号化装置によれば、元の信号に対して誤りの計算をする必要がなく、符号化の後にビット数を比較するだけで済むので、前述した従来の装置に比べて実施するのが極めて簡単であるという特別な利点を有する。
【０００７】
【実施例】
以下添付図面を参照して実施例により本願発明を詳細に説明する。
図３に図示した符号化装置は、符号化すべきデジタル信号を受信する第１の可変長符号化チャネル１０と、符号化前に入手し得る信号に基づく予測用の関連する第１のチャネル２０とを具えている。可変長符号化チャネル１０は、直交変換（この実施例では離散コサイン変換）回路１２、量子化回路１３、可変長符号化回路１４及びバッファメモリ１５（その出力Ｓ_１は符号化装置の出力を構成する）の直列回路、並びに量子化ステップ従ってビットレートを調整するためにバッファメモリ１５と量子化回路１３とを接続する帰線１６を具えている。予測チャネル２０は符号化前の信号を受信し、このチャネルは、量子化回路１３と直交変換回路１２により実行される処理のそれぞれの逆の変換を行う逆量子化回路２１と逆直交変換（この場合は逆離散コサイン変換）回路２２の直列回路を具えている。逆直交変換回路２２の出力信号は加算器２３の第１入力端子に供給され、加算器２３の出力信号は画像メモリ２４に記憶される。
【０００８】
メモリ２４の出力信号は動き補償段６０に供給され、この動き補償段６０は動き推定回路６１と動き補償回路６２及び第２の動き補償回路６４とを具えている。動き補償回路６２の第１入力端子はメモリ２４の出力信号を受信し、第２入力端子は動き推定回路６１の出力信号を受信する。動き推定回路６１は、符号化装置のデジタル入力信号を受信し、且つ各画像ブロックについて、符号化のために伝送された画像の対応するブロックに対して、その動きを表わす変位ベクトルを予め決定する（この決定はブロックマッチングとして知られている）。このようにして決定されたベクトルは動き補償回路６２及び６４に供給される。変位ベクトルは後述の復号化装置にも供給される。
【０００９】
動き補償回路６２は予測ブロックを供給し、この予測ブロックと前ブロックとの差は直交変換回路１２の上流に配置された減算器２５で決定される。予測ブロックは加算器２３の第２入力端子にも供給される。減算器２５の第１入力端子はフォーマット変換回路７５の出力信号を受信し、フォーマット変換回路７５は、符号化装置の画像に対応するデジタル入力信号を受信して、その出力をブロック形態で供給する。従って、直交変換回路１２の入力端子におけるデジタル信号は、予測誤差、即ち、各元の画像ブロックと予測ブロックとの差を表わす信号であり、予測ブロックは、逆量子化回路２１の入力端子と動き補償回路６２の出力端子との間の予測チャネル２０で行われる演算後に求められる。
【００１０】
図３の符号化装置は、第２の符号化チャネル３０、これに関連する第２の予測チャネル４０及び決定サブ・アセンブリ５０も具えている。第１の符号化チャネル１０と並列に配置される第２の符号化チャネル３０は、減算器２５の出力端子に、フィールドのインターレースを圧縮する回路３１と、第２の直交変換回路３２と、第２の量子化回路３３と、第２の可変長符号化回路３４との直列回路も具えている。チャネル３０は、バッファメモリ１５並びに、前述したように、量子化ステップ従ってビットレートを調整するためにバッファメモリ１５を第２の量子化回路１３に接続する帰線３６も具えている。第１のチャネルと同様に、第２の符号化チャネル３０に関連する第２の予測チャネル４０は、第２の逆量子化回路４１と、第２の逆直交変換回路４２と、第２の加算回路４３と、第２の画像メモリ４４と、動き補償段６０における第２の動き補償回路６４との直列回路を具えている。この第２の予測チャネル４０は、第２の逆直交変換回路４２と第２の加算回路４３との間に直列に、フィールドを再びインターレースする（リ・インターレース）回路４５を具えている。チャネル４０の出力、即ち第２の動き補償回路６４の出力は、第１の予測チャネル２０の出力（即ち第１の動き補償回路６２の出力端子）に結合されて、双方の動き補償回路６４及び６２の出力が減算器２５の負の入力に共通に供給されるようになる。第２の回路３２，３３，３４，４１，４２，４３，４４，６４は、第１の回路１２，１３，１４，２１，２２，２３，２４，６２とそれぞれ同じ構成のものである。
【００１１】
決定サブ・アセンブリ５０は比較段と選択段を具えている。比較段は、第１の可変長符号化回路１４の出力のビット数を計数する第１計数器５１、第２の可変長符号化回路３４の出力のビット数を計数する第２の計数器５２及びこれら２つのビット数を比較する比較器５３を具えている。比較器５３の出力信号により制御される選択段は、第１スイッチ５５、第２スイッチ５６及び第３スイッチ５７を具えており、第１スイッチ５５の非共通端子は２つの符号化回路１４及び３４の出力端子にそれぞれ接続され、共通端子はバッファメモリ１５の入力端子に接続されて、符号化回路１４及び３４のいずれか一方の出力信号をバッファメモリ１５に供給し、第２スイッチ５６及び第３スイッチ５７は、各予測用チャネルを関連する符号化チャネルにおける量子化回路の出力端子に接続したり、非接続としたリする。信号Ｓ_２（この場合には、単一ビットにより構成される）は、決定サブ・アセンブリ５０により供給されて、伝送後に後に説明する復号化装置に供給され、当面のマクロブロックのラインがインターレースされているかどうかを示すようにする。
【００１２】
図３に示す符号化装置は次ぎのように動作する。この符号化装置のデジタル入力信号は、本来２つのインターレースされたフィールドからなるテレビジョン画像に相当するが、そのためにこの最初のインターレーシングをマクロブロックごとにシーケンシャルな配列に変換することは既知である。本発明による上述した符号化装置は、所定の判定基準、この場合には符号化によって得られるビット数のポステリオ（ｐｏｓｔｅｒｉｏｒｉ）評価を使用するのであって、このビット数は、マクロブロックのラインが元のインターレースされたフィールドに対応する図４に示すように配列される元のまゝの信号を符号化したり、予測したりするか、またはその代りに、奇数フィールドの８ラインが例えばマクロブロックの上部に置かれ、偶数フィールドの８ラインがマクロブロックの下部に置かれる図５に示すようなデ・インターレース信号を符号化したり、予測したりするため、斯くして得られた各マクロブロック（シーケンシャルな配列を有する）のラインをインターレースしたり、インターレースせずに符号化して得られるビット数である。後者の図５の場合には、マクロブロックが予めデ・インターレースされることにより、直交変換を行い、それに引き続き、コヒーレントなブロックに基づいて量子化及び符号化を行うことができる。図２に示した垂直構成にて、左側によせて置かれる情報成分（奇数フィールドのライン）と右側によせて置かれる情報成分（対応する偶数フィールドのライン）が、マクロブロックのインターレーシングを圧縮した後に、このマクロブロックの上部及び下部にそれぞれ再グループ化される場合に、斯かるコヒーレンスがいかに再構築されるかは図２から明らかである。
【００１３】
反対に、インターレースされたテレビジョン画像に本来相当するデジタル信号を前述したように、図３に示したタイプの符号化装置で処理する場合には、斯様に符号化した信号を図６に示すような復号化装置で復号化することができる。この復号化装置は、復号化チャネル１１０、予測サブ・アセンブリ１２０及びこの復号化チャネルと予測サブ・アセンブリとの間における第２の決定サブ・アセンブリ１５０を具えている。
【００１４】
復号化チャネル１１０は、バッファメモリ１１１と可変長復号化回路１１２と逆量子化回路１１３と逆直交変換（こゝでは逆離散コサイン変換）回路１１４との直列回路を具えており、回路１１２と１１３との間の相補結線１１５は、符号化装置で符号化した信号のアセンブリから逆量子化回路用の量子化ステップの値を供給せんとするものである。
【００１５】
予測サブ・アセンブリ１２０は、復号化装置の出力信号を供給する画像メモリ１２１と、一方では画像メモリ１２１の内容に基づき、他方では可変長復号化回路１１２により供給される各変位ベクトル（これらの変位ベクトルも符号化された信号の前記アセンブリにて伝送される）に基づいて予測するための予測用回路１２２と、加算器１２３との直列を具えている。加算器１２３の第１入力端子は第２の決定サブ・アセンブリ１５０を介して復号化チャネル１１０の出力信号を受信し、第２入力端子は前記予測用回路１２２の出力信号を受信する。この加算器１２３の出力は復号化装置の出力を構成する。
【００１６】
第２の決定サブ・アセンブリ１５０は、２つのスイッチ１５３及び１５４のそれぞれ共通でない端子間に２つの並列通路１５１及び１５２を具えている。スイッチ１５３の共通端子は復号化チャネル１１０の出力信号（即ち逆直交変換回路１１４の出力信号）を受信し、一方スイッチ１５４の共通端子は加算器１２３の第１入力端子を構成する。通路１５１は、復号化チャネル１１０の出力信号を加算器１２３へ送る直接通路で、通路１５２も同じ伝送路ではあるが、こゝでは画像のフィールドをリ・インターレースするための回路１５５を介して復号化チャネル１１０の出力信号を加算器１２３へと伝送する。スイッチ１５３及び１５４は、第１の決定サブ・アセンブリ５０により復号化装置に供給され、符号化段で当面のマクロブロックの奇数及び偶数ラインがデ・インターレースされているか、否かを示す信号Ｓ_２により同期をとって制御される。
【図面の簡単な説明】
【図１】動きがない場合における４つの輝度ブロックで構成されるマクロブロックの垂直方向の構成を示す図である。
【図２】フィールド間の動きが目立つ場合におけるくし状効果の欠陥を示す、同じくマクロブロックの垂直方向の構成を示す図である。
【図３】本発明に係る符号化装置の実施例を示す図である。
【図４】第１の符号化チャネルで符号化する前における４つの画像ブロックのアセンブリを示す図である。
【図５】第２の符号化チャネルで符号化する前における４つの画像ブロックのアセンブリを示す図である。
【図６】本発明に係る符号化装置からの符号化信号を処理するのに好適な復号化装置の例を示す図である。
【符号の説明】
１０，３０可変長符号化チャネル
２０，４０予測用チャネル
１２，３２直交変換回路
１３，３３量子化回路
１４，３４可変長符号化回路
１５バッファメモリ
１６，３６帰線
２１，４１逆量子化回路
２２，４２逆直交変換回路
２３，４３加算器
２４，４４画像メモリ
２５減算器
３１デ・インターレース回路
４５リ・インターレース回路
５０決定サブ・アセンブリ
５１，５２計数器
５３比較器
５５，５６，５７スイッチ
６０動き補償段
６１動き評価回路
６２，６４動き補償回路
７５フォーマット変換回路
１１０復号化チャネル
１１１バッファメモリ
１１２可変長復号化回路
１１３逆量子化回路
１１４逆直交変換回路
１１５相補性接続
１２０予測サブ・アセンブリ
１２１画像メモリ
１２２予測用回路
１２３加算器
１５０決定サブ・アセンブリ
１５１，１５２並列通路
１５３，１５４スイッチ
１５５リ・インターレース回路

Claims

インターレースされたフィールド画像に相当するデジタル信号を符号化する装置であって、片側に、インターレースされたデータを圧縮するための第１の圧縮段と符号化段との直列回路から成る第１のインターレース可変長符号化チャネル、及び該可変長符号化チャネルに並列で、ノン・インターレースデータを圧縮するための第２の圧縮段と符号化段との直列回路から成る第２のノン・インターレース可変長符号化チャネルを具え、且つ反対側に、前記各可変長符号化チャネルの各圧縮段の出力端子にそれぞれ接続され、前記各圧縮段の入力端子に得られる元のデジタル信号から減算すべき予測信号を生成するための予測用の各チャネルであって、前記第１圧縮段の出力信号に基づいて予測する第１の予測用チャネル、及び該第１の予測用チャネルに並列で、前記第２の圧縮段の出力信号に基づいて予測する第２の予測用チャネルを具え、さらに、前記第１及び第２符号化チャネルの出力信号を比較し、該比較結果に従って前記予測用チャネル及び符号化チャネルを選択するための決定サブ・アセンブリを具えているデジタル信号符号化装置において、
前記第１のインターレース可変長符号化チャネルが、第１の直交変換回路と、第１の量子化回路と、第１の可変長符号化回路と、バッファメモリと、該メモリから前記第１の量子化回路への帰線との直列回路を具え、前記第１の予測用チャネルが、前記第１の量子化回路の出力端子に、逆量子化回路と、逆直行変換回路と、第１の加算器と、画像メモリと、動き補償回路との直列回路を具え、前記動き補償回路の出力端子が前記第１加算器の第２入力端子も構成し、前記第２のノン・インターレース可変長符号化チャネルが、フィールドをデ・インターレースする回路と、第２の直交変換回路と、第２の量子化回路と、第２の可変長符号化回路と、前記バッファメモリと、該メモリから前記第２の量子化回路への帰線との直列回路とを具え、前記第２の予測チャネルが、第２の逆量子化回路と、第２の逆直行変換回路と、フィールドをリ・インターレースするための回路と、第２の加算器と、第２の画像メモリと、第２の動き補償回路との直列回路を具え、前記第２の動き補償回路の出力端子が前記第２の加算器の第２入力端子も構成し、前記第２の予測チャネルの出力が前記第１の予測チャネルの出力に接続されて、これらの出力が、前記２つの可変長符号化チャネルの入力側に配置された減算器の負の入力端子に共通に供給され、且つ該減算器の正の入力端子が、符号化すべき前記信号を受信するようにし、前記決定サブ・アセンブリが、前記第１のインターレース可変長符号化チャネル及び前記第２のノン・インターレース可変長符号化チャネルでのそれぞれの符号化によって供給されるビット数を比較する比較段及び最低のビット数に対応する予測用チャネル及び可変長符号化チャネルを選択するための選択段を具え、前記比較段が、前記第１及び第２の可変長符号化回路の出力端子におけるビット数をそれぞれ計数する計数器及びこれら２つのビット数を比較する比較器を具え、且つ前記選択段が、前記２つのビット数のうち、最低ビット数に対応する可変長符号化チャネルを選択するスイッチ及び該スイッチにより選択された可変長符号化チャネルに対応する前記予測用チャネルを選択するための２つのスイッチを具えていることを特徴とするデジタル信号符号化装置。