JPH0468889A - 符号化回路及び画像符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 発明は、テレビ電話等の動画像通信や蓄積用動画像等の
符号化を行う符号化回路、及びそれを用いた画像符号化
装置に関するものである。

（従来の技術） 従来、このような分野の技術としては、次のような文献
に記載されるものがあった。

文献１；テレビジョン学会誌、生λ［１１１（１９８８
）大久保栄著「テレビ会議／電話方式の国際標準化動向
ＪＰ、１２１９−文献２；吹抜敬彦著ｒＴＶ画像の多次
元信号処理Ｊ（昭６３−１１−４５＞Ｂ刊工業新聞、Ｐ
、２５２−２５６ 文献３；信学技法誌、＜　１９　ｓ　９　）登載・荒木
青野著ｒＩＣＤ８９−５４　　画像帯域圧縮、ディジタ
ルフィルタ用６００Ｍ０ ＰＳ画像処理プロセッサ、Ｐ、８９−９文献４；安田晴
彦監修「画像伝送における高能率符号化技術」　（昭６
２−３−３１＞（株）トリクラス、Ｐ、２３１−２３３ 従来、テレビ会議やテレビ電話等における動画像の符号
化方式には、前記文献１に記載された、テレビ会議及び
テレビ電話方式に関する国際標準化の装置の勧告案があ
り、それを第２図及び第３図に示す。

第２図は、前記文献１に記載された従来のテレビ会議用
Ｃ０ＤＥＣ（コープイック）の機能ブロック図である。

このＣ０ＤＥＣは、符号化制御０路１を有し、それには
前処理回路２、ソース符号化回路３、ビデオマルチプレ
ックス符号化回路４、及び伝送バッファ５が接続され、
その、伝送バッファ５に、伝送路符号化回路６が接続さ
れている。

前処理回路２では、時間・空間フィルタにより、入力ビ
デオ信号を中間フォーマットに変換し、併せて雑音除去
フィルタリングを行う。ソース符号化回路３は、入力信
号に含まれる冗長度を除き、残りの信号を一定の誤差の
範囲内で量子化する。

ビデオマルチプレックス符号北回１４では、映像信号の
ほか、各種ブロック属性信号を可変長符号化した後、定
められたデータ構造の符号列に多重化する。伝送路符号
化回路６では、伝送チャネルのフォーマットに従い、マ
ルチメディア信号（映像、音声、データ、制御）をビッ
ト列に多重化する。

第３図は、第２図中のソース符号化回路３の構成ブロッ
ク図である。

この回路は、減算器１０、フレーム内／間識別圃路１１
、有効／無効判定回路１２．８×８の離散余弦変換（以
下、ＤＣＴという）ｍ路′、３、量子化回路１４、クラ
ス分は回Ｉ＠１５、逆量子化回路（Ｑ＞１６、遅延回路
（Ｔ−１＞１７、加算回路１８、動き補償予測回路′、
９、及びループフィルタ２０等で構成されている。なお
、ｐはフレーム内／間フラグ、ｔは有／無効フラッグ、
ｑはＤＣＴ係数の量子化インデックス、ｑｚは量子化回
路種別、■は動きベクトル、ｃｌはクラス、ｆはループ
フィルタ・オン／オフの信号である。

このソース符号化回路の符号化アルゴリズムは、テスト
画像を定めて、その計算機シミュレーション結果を比較
評価することにより、先ず、動き補償予測回Ｉ＠１９に
よって画素空間で動き補償フレーム間予測を行う。次に
、その予測誤差をＤＣＴ回路１３によって８×８のブロ
ックサイズで直交変換した後、量子化回路１４を用いて
、係数空間で量子化するハイブリッド方式で構成されて
いる。

この方式は、動き補償フレーム間予測により、時間的変
化に関する冗長度を、直交変換符号化によって、フレー
ム内の空間的変化に関わる冗長度を除く方式である。

予測は通常、フレーム間であるが、シーンチェンジのと
きなど、映像入力がそのままＤＣＴ回路１３に加えられ
る。ループフィルタ２０は、画質改善効果が大きく、ブ
ロック毎にオン／７ｒフできる。これらフレーム内／間
識別回路１１、及びループフィルタ２Ｃのオン／オフの
ブロック属性情報は、サイド情報として送られるので、
選択の基準は設計者の自由に任せられる。

変換器はプログラマブルで、ＤＣＴ回８１３で行ってい
る。このＤＣＴ回路１３は、ハイブリッド符号化に適し
ている、つまりフレーム間予測誤差信号に対しても適し
ている。一方、ＤＣＴには積和演算が必要なことから、
送受のＩＤＣＴにおける演算方法ミスマツチによる累積
誤差が問題となる。量子化回路１４もプログラマブルで
ある。

クラス分は回路１５は、変換係数の伝送順序を指定する
ことにより、有意係数のブロック内分布の偏りを利用す
るためのものである。

ＤＣＴ方式、及び動き補償フレーム間予測（以下、ＭＣ
という）の手法と実現手段については、前記文献２〜４
に記載されている。

旦ｑ里方式 画像信号の自己相関関数は負指数関数で近似できる。Ｄ
ＣＴは、この近似を行った場合の最適直交変換（ｋａｒ
ｈｕｎｅｎ−Ｌ６ｅｖｅ変換、ＫＬ変換）に近い。

従来、ハードウェアが簡単なことから重要視されていた
アダマール変換に代って、効率を重視する立場から最も
一般的な直交変換となり、種々の用途に採用されている
。

（ａ）ＤＣＴの定義 標本値系列Ｘ□　、　Ｘｌ　、・・・、ｘＭ−１を１ブ
ロツクとして、変換行列［ｄｋ、ｍ　］により、変換係
数’ｌ□　、　ｙｌ　、・・・、ｙＭ−１に直交変換す
るものである。

（ｂ）逆ＤＣＴ　（以下、ＩＤＣＴという）ＤＣＴの変
換係数［ｙ□　、　３’１　、・・・、　ＶＨ−Ｉ　Ｊ
が与えられて、これからもとの信号ｒ、、ｘ０．ｘ１゜
・・・、ｘＭ−１］を求める変換であり、次式のように
なっている。

但し、 ｄ　　　、ｄ　　　：（１）式のＤＣＴの０、ｍ　　　
ｋ、ｍ 場合と同様 （ｃ）ＤＣＴの物理的意味 ？）ＣＴの用語の由来と物理的意味を考える。標本値系
列ｇ。１ｇ１．・・・１ｇＨ−１を、ｔ＝ｏを対称軸に
反転する。この両者を合わせた２Ｍ個の標本値からなる
系列を離散的フーリエ変換（以下、ＤＦＴという）する
。標本点がＴ／２だけずれていること、すなわち、例え
ばｇ□がｔ＝Ｔ／２の標本値であることと、１＝０に対
して対称である（偶関数である）ことを考慮すれば、ｓ
ｉｎの項はなくなり、次式のようになる。

＋ｅｘｐ（＋　２　　πｊ（ｍ＋　−）ｋ／（２Ｍ））
）ＤＦＴでは、本来のＭ個の標本値からなる系列に対し
ては、Ｍ個の複素変換係数（あるいはｓｉｎ　。

ＣＯＳ合わせてＭ個の項〉が得られる。一方、ＤＣＴで
は、２Ｍ個の標本値からなる仮想的系列に対し、２Ｍ個
の項が得られるが、ｓｉｎが消えてＭ個のＣＯＳの項の
みが残る。

（ｄ〉２次元ＤＣＴ アダマール変換と同様、ＤＣＴも２次元に拡張できる。

垂直Ｎ画素×水平Ｍ画素のブロック［Ｘ。、］を１ブロ
ックとして、これに、まず走査線毎に水平方向のＤＣＴ
（、即ち、ＥａＭ］　　［ｘｙ）　Ｂ　］）を行う。次
に、この結果について垂直方向のＤＣＴ Ｅｙ、１ｌｌｊ＝　［ｄＮ］　［［ｄ、　１［ｘｎ、ｍ
　］　’　Ｅ　’＝　：ｄＮ］ＥＸｎ、　］［ｄ、　： ・・・・・・（４〉 を演算する。即ち、 を求める。変換の順序は、水平、垂直いずれが先でもよ
い。この２次元ＤＣＴの方が一般的であり、８Ｘ８（あ
るいは１６Ｘ１６）画素程度を１ブロツクとすることが
多い。

１゛−ＤＣＴのａ 第４図は、前記文献３に記載された１次元ＤＣＴを実現
する回＃Ｉ構成例を示すもので、画像処理プロセッサの
ＤＣＴモード時に実行される行列演算のデータフローで
ある。

この画像処理プロセッサは、入力端子３０を有し、その
入力端子３０にはレジスタ３１を介して複数の演算ユニ
ット４０−１〜４０−８が接続されている。各演算ユニ
ット４０−１−４０−８は、同一の回路構成をなし、乗
算器４′、、レジスタ４２、加算器４３、及びレジスタ
４４．４５の縦続接続で、それぞれ構成されている。こ
の演算ユニット４０−１〜４０−８の出力側は、共通バ
ス５０及びレジスタ５１を介して出力端子５２に接続さ
れている。

この画像処理プロセッサは、（１）式のＭ＝８の時のＤ
ＣＴを実行する機能を有し、その（１〉式のＭ＝８の時
の変換行列ｄｋ□を次式に示す。

行列Ｚ１” ＣＯ３ ＣＯ３ 行列Ｚ２” Ｏ３ ＣＯＳ ＣＯＳ Ｏ３ ＣＯＳ 但し、 行列Ｚ□ シ Ｏ３ Ｏ５ シ Ｏ３ Ｏ３ Ｏ３ Ｏ３ Ｏ３ Ｏ３ 行列Ｚ３＝ ＣＯ３π ＣＯＳ　　　　　　π 行列Ｚ４” ＣＯＳ　　　　　　π ０ＯＳ　　　　　π ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ ＣＯＳ π ＣＯＳ 行列ｚ５ 行列ｚ７ フ Ｏ３ π　　−ＣＯ３ π 行列Ｚ６” Ｏ５ π　　−ＣＯ５ π Ｏ３ π ＣＯＳ π　　−ＣＯ３ π Ｏ３ π ＣＯＳ π Ｏ３ π づ 各演算ユニット４０−１〜４０−８は、（６）式の一行
分の演算を行う機能を有している。例えば、演算ユニッ
ト４０−１は、ｙｌを求める場合、（６）式から、次の
ような演算を行う。

ｙ１＝ｘｏ　ＣＯ３ π十ＸＩ　　ＣＯ３ π 千Ｘ２　　ＣＯ３ π＋Ｘ３　　ＣＯＳ　　　　π Ｘ４　ｃｏｓ　、、　πＸｃ；　ＣＯ３、、π即ち、時
系列のデータＸ。、ｘｌ、・・・、Ｘ７が入力端子３０
から逐次入力され、レジスタ３１を介して各演算ユニッ
ト４０−１〜４０−８へ送られる。演算ユニット４０−
１に入力された時系列のデータは、乗算器により、ｘｏ
と１／２・ＣＯＳπ／１６の乗算が行われ、その乗算結
果が一時的にレジスタ４２に格納される。レジスタ４２
内の乗算結果は、加算器４３により、クリアされたデー
タとの加算が行われ、その加算結果がレジスタ４４に格
納される。次のタイミングで、入力端子３０からの次の
データＸ１の値と１／２・ｃｏｓ　３π／１６との乗算
結果が格納されているレジスタ４２から、その乗算結果
を出力し、レジスタ４４に格納されている値との間で、
加算器４３によって加算か実行され、その加算結果が再
びレジスタ４４に格納される。このような累積加算が８
凹実行されてＹ　の値が算出され、その値￥１かレジス
タ４５に格納されて一行分の演算が終わる。この演算結
果は、所定のタイミングで共通バス５０を介して最終段
のレジスタ５１に格納された後、出力端子５２から出力
される。

他の演算ユニット４０−２〜４０−８も、乗算を行う係
数を（６）式で示した値を使用することにより、前記と
同様の演算処理を行う。

この画像処理プロセッサは、マトリクス演算を行えるこ
とから、乗算を行う係数を変更することにより、逆ＤＣ
Ｔ、及び第３図のフィルタの演算も実行できる。

２゛−ＤＣＴの口 第５図は、第４図の回路構成を用いて２次元ＤＣＴを実
現する構成例を示すブロック図である。

この２次元ＤＣＴ回路は、２個の１次元ＤＣＴ回路６０
．６１とバッファメモリ６２とで構成されている。入力
データは、Ｘ方向の１次元ＤＣＴ回路６０で処理された
後、バッファメモリ６２内に、横方向（Ｘ方向）に格納
される。バッファメモリ６２からデータを読み出す時は
、縦方向（ｙ方向）に読み出し、次のｙ方向の１次元Ｄ
ＣＴ回路６１により、もう１度、１次元ＤＣＴを実行す
ることにより、２次元ＤＣＴが実行されることになる。

Ｍρぶｊ」ｄ刊１七左式 この方式は、前記文献４に記載されているように、符号
化対象フレーム（現フレーム）を小さな矩形ブロックに
分割し、各ブロックに対して前フレーム中から最も近似
度の高い部分を検出し、これを予測符号として用いるも
のである。この動きベクトルの検出説明図を第６図（ａ
）〜（ｃＨこ示す。

第６図（ａ）は、環フレー、ムＦ、と前フレームＦｔ−
１の対応を示す図である。Ａ（ｍ、ｎ＞は現フレームＦ
ｔの分割されな１ブロツク、Ｂ（□。

。）は前フレームＦ、−１のＡ（ｍ、ｎ＞に対応する検
索対象ブロックである。Ａ（ｍ、ｎや、）はＡ　Ｃｍ　
、　ｎ　）の隣接ブロック、Ｂ（ｍ、ｎ−１−１）はＡ
、　（ｒｎ、　ｎ＋１＞に対応する検索対象ブロック、
Ｂ　　　　　　　　　　　　、Ｂ ５（ｍ、　ｎ）（０，Ｏ）　　８（ｍ、　ｎ＋１）（０
，Ｏ）はブ０″りＡ（ｍ、ｎ＞　　　　（ｍ、ｎ＋１）
と同、Ａ し位置で同じ大きさのブロックである。

第６図（ｂ）は、ブロックＡ（ｍ、ｎ）に対応する検索
範囲、即ちＢ（ｍ、ｎ）の大きさを示す図７ある・８・
（０，。＞（ｐ、ｑ＞は７ｏツクＡ（ｍ、ｎ＞とＢ（ｍ
、ｎ）内のどの部分と比較されるかを示すブロックであ
る。但し、ｐ、ｑは８・（０，。）（。、。）″位置を
中心にそ″′ロック位置で垂直方向にｐ、及び水平方向
にｑ画素分だけ移動させたことを示す。

’　（ｍ、ｎ）（ｐ、ｑ）−は、Ｂ（ｍ、ｎ）内て・あ
るから、 ｒ１≦ｐ≦ｒ２．　　−ｃ１≦ｑ≦Ｃ２となる。ここで
、ブロックＡ（ｍ、ｎ＞内の各画素の値は、そのブロッ
クの大きさをＩＭＸＪＮとすると’　ｘｔ（ＩＭｍ＋ｉ
、ＪＮｎ＋ｊ＞で表わし・比較さｈ６２０　ｙり８・（
０，。＞（ｐ、ｑ）内の各画素の値を Ｘｔ−１（ＩＭｍ＋ｉ＋ｐ、ＪＮｎ＋ｊ＋ｑ）で示す。

Ｂ　（ｍ、ｎ＞内でＡ（ｍ、ｎ）と最も近似度の高い部
分を検出するのに、ｐ、ｑを変化させ、Ａ（・、・＞ａ
Ｂ・（□、。＞（ｐ、ｑ＞”差分絶対値を求め、その値
が最も小さいものを近似度の高いものとする。即ち、各
ρ、ｑに対し、−Ｘ、１ （ＩＭｍ＋ｉ＋ｐ、ＪＮｎ＋ｊ十ｑ） ・・・・・・（７） の計算を行い、この計算結果が最小となるｐ、　ｑを求
める。このｐ、ｑを動きベクトル、Ｂ・（、、。＞（ｐ
、ｑ＞を予測信号として・符号化対象フレームとなる現
フレームＦ、のブロックＡ（ｍ、ｎ＞との誤差を符号化
した方が符号化の効率を向上できる。

このようなＭＣによる符号化方式に必要な移動ベクトル
検出を、ハードウェアで実現しようとすると、次のよう
になる。

前フレームＦ　　　と現フレームＦｔのデータは、それ
ぞれフレームメモリに格納され、その間でｐ、ｑを少し
ずつずらしながら、（７）式に示す計算式が行われる。

この計算式では、ｐ、ｑが近い場合、第６図（Ｃ）に示
すように、８・（□、。＞　　（ｐ、ｑ＞’かなり部分
”′共通な画素となる。しかし、画素単位ではそれぞれ
ずれた画素の計算になる。更に、第６図（ａ＞に示すよ
うに、検索対象のブロックＢ（ｍ、ｎ）。

回になり、その制御が複雑となる。

そのため、このような動き検出処理機能を有する装置に
おいては、一般に、ソフトウェアで制御が可能なマイク
ロプロセッサ等を用いて計算を行う。ところが、この場
合、扱う計算量が非常に多いため、処理に時間がかかる
という問題を有している。即ち、現フレームＦ　　　の
ブロック８・（０，。＞（ｐ、ｑ＞と０計算′は・それ
ぞれのブロックの大きさがＩＭ＋ＪＮであるとすると、
ｉｍＸｊｎ回の絶対値差分の累積加算が行われる。これ
が各々の動きベクトル（つまり、ｐｑの取り得る数）、
（ｒ　１＋ｒ２＋１　）　Ｘ　（ｃ　１＋ｃ２−ｉ−１
）回だけ繰り返される。これだ（すの計算を行って、ブ
ロックＡＣｍ　、　ｎ　）に対する動きベクトルが求ま
る。従って、現フレームＦｔのある１個のブロックＡ（
ｍ、ｎ＞に対してｈ　Ｍ　ｘ　ＪＮｘ　（ｒｌ＋ｒ２＋
１＞ｘ　（ｃｉ＋ｃ２÷１）回の絶対値差分の累積加算
が行われる。これが現フレームＦｔの各ブロックについ
て行われるため、膨大な計算量となる。

−ＪＲに、マイクロプロセッサは、各計算をシリアルに
行っていくので、処理にがなりの時間がかかる。そのた
め、１フレームの画素数及び動きベクトル数をかなり制
御しなければならず、あまり実用的ではなかっな。

以上のようなＭＣに必要な移動ベクトル検出回路やＤＣ
Ｔ回路等を用いて映像の画像符号化装置を構成すると、
第７図のようになる。

従来０厘像竺号化装ヱ 第７図に示す画像符号化装置は、符号化されるデータを
格納する現フレームメモリ７０．１フレーム前の符号化
し復号したデータを格納する前フレームメモリ７１、移
動ベクトル検出回路（ＭＶ）７２、フィルタ７３、フィ
ルタ７３と符号化の処理単位である基本ブロックの読み
出し方向を揃える転置回路７４、及び各専用プロセッサ
の同期をとるためのバッファの役目をするファーストイ
ン・ファーストアウトメモリ（以下、Ｆ　Ｉ　ＦＯとい
う＞７５．７６．７７．８６を備えている。さらに、Ｆ
ＩＦＯ７６，７７の百出力データ（フィルタリング後の
データまたはフィルタリング前のデータ）のいずれか一
方を選択するセレクタ７８、減算器７９、ＤＣＴ回路８
０、ジグザグスキャン用の一時格納メモリ８１，８４、
量子化回路８２、逆量子化回８８３、ＩＤＣＴ回路８５
、及び加算器８７が設けられている。

次に、動作を説明する。

先ず、現フレームメモリ７０がら、符号化するための基
本ブロックデータが読み出され、移動ベクトル検出回路
７２及びＦＩＦＯ７５へ出力される。この時、前フレー
ムメモリ７１がらは、動き補償を行うために前記基本ブ
ロックデータに対応した探索データが読み出され、移動
ベクトル検出回路７２へ出力される。

移動ベクトル検出回路７２では、移動ベクトルを基に、
動き補償を行い、その部分のデータが、予め読み出す方
向を縦横逆にして前フレームメモリ７１から読み出され
、フィルタ７３及び転置回路７４に入力される。フィル
タ７３及び転置回路７４の出力は、ＦＩＦＯ７６，７７
に格納される。

その後、セレクタ７８により、ＰＩＦ０７６．７７の百
出力、つまりフィルタリング後のデータまたはフィルタ
リング前のデータの、いずれか一方が選択される。

選択されたデータは、Ｆ！ＦＯ８６に格納されると共に
、減ｊＥ９ｉ７９に送られる。減１器７９は、ＦＩＦＯ
７５からの基本ブロックデータから、セレクタ７８の出
力を減算する。この減算結果は、ＤＣＴ回路８０により
変換され、メモリ８１に一時的に格納される。メモリ８
１からジグザグスキャンで読み出されたデータは、量子
化回路８２によって量子化されて出力される。また、逆
量子化回路８３では、量子化回路出力を逆量子化し、そ
れがメモリ８４にジグザグスキャンで書き込まれて一時
的に格納される。

メモリ８４のデータは、ＩＤＣＴ回路８５で変換され、
ＰＩＦＯ８６の出力と共に加算器８７に入力される。そ
して、加算器８７で加算され、次のフレームを符号化す
るのに必要なデータとして前フレームメモリ７１に格納
される。

（発明が解決しようとする課題） しかしながら、第７図の符号化回路及び画像符号化装置
では、ＤＣＴとＭＣのための動きベクトル検出を行うた
めに、移動ベクトル検出回路７２やＤＣＴ回路８０等と
いった別々の専用のプロセッサ、又は異なるハードウェ
アが必要となる。そして、これらを接続する場合、処理
効率を向上させるためにパイプライン方式を採用するが
、それによって符号化回路及び画像符号化装置の回路構
成が複雑になり、ハード量（回路規模）が多く、コスト
高になるという問題があり、それを解決することが困難
であった。

本発明は、前記従来技術が持っていた課題として、回路
構成の複雑化と、それによるハード量の増大及びコスト
高の点について解決した符号化回路及び画像符号化装置
を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、入力データ
の符号化を行う符号化回路において、モード切り替え回
部な複数のプロセッサユニットと、メモリと、比較器と
、モード切り替え手段とを、備えたものである。

ここで、前記各プロセッサユニットは、入力データの累
積加算を行う複数の第１の演算回路からなる濱箪回路群
と、前記入力データを遅延させて前記第１の演算回路へ
与える複数の遅延回路からなる遅延回路群と、２次元の
ＤＣＴ、２次元の■ＤＣＴ及びフィルタ等のマトリクス
演算時において前記各第１の演算回路の演算結果を各桁
毎に桁合わせを行いながら累積加算を行う複数の第２の
演算回路とを、有している。前記メモリは、前記マトリ
クス演算時において前記第２の演算回路の演算結果を格
納する機能を有している。

前記比較器は、ＭＣの動きベクトル検出時において、前
記各第１の演算回路の演算結果を比較して動きベクトル
の最適値を検出する回路である。

モード切り替え手段は、前記マトリクス演算時には前記
入力データを前記各プロセッサユニットに入力して前記
第２の演算回路の出力側を前記メモリに接続し、前記動
きベクトル検出時には前記各プロセッサユニットを縦続
接続すると共に、前記各プロセッサユニットの出力側を
前記比較器に接続する機能を有している。

第２の発明は、第１の発明において、前記第１の演算回
路は、マトリクス演算時の係数を格納した係数メモリと
、入力データの絶対値の差分を求める絶対値差分器と、
モード切り替えの制御信号によって制御され前記マトリ
クス演算時には前記係数メモリ内のデータに従って前記
入力データの累積加算を行い、前記動きベクトル検出時
には前記絶対値差分器の出力の累積加算を行う累積加算
器とを、備えている。

第３の発明は、１フレーム内を複数のブロックに分割し
、その現ブロックと該フレームより過去の前フレームと
の比較によって動画像の符号化を行う画像符号化装置に
おいて、前記各フレームの画像データを格納する複数の
メモリと、ＭＣの動きベクトル検出機能、２次元のＤＣ
Ｔ機能、２次元のＩＤＣＴ機能及びフィルタ機能が、時
分割でのモード切り替えによって同一の回路で実行され
る符号化回路と、符号化の処理平原に応じて前記複数の
メモリを選択して前記符号化回路に入力するセレクタと
を、備えている。

（作用） 第１及び第２の発明によれば、以上のように符号化回路
を構成したので、モード切り替え手段の切り替え動作等
により、マトリクス演算を行う時には、同−行上のマト
リクス係数の各桁毎に入力データを演算回路群で累積加
算を行い、その各第１の演算回路の演算結果を第２の演
算回路で各桁毎に桁合わせを行いながら累積加算を行う
。そして、遅延回路群によって前記入力データを遅延さ
せ、前記各第１の演算回路の演算結果を遅延させて、転
置用メモリに第２の演算回路の結果を格納することによ
り、マトリクス演算が実行される。

また、ＭＣの動きベクトル検出を行う時は、遅延回路群
で現ブロックデータを遅延させ、演算回路群によって各
ベクトルに対する評価関数を求め、その評価関数から、
比較器によって動きベクトルの最適値が検出される。こ
れにより、モードの切り替えのみで、マトリクス演算と
ＭＣの動きベクトル検出とが、同一の符号化回路で実行
できる。

第３の発明では、符号化の処理手順に応じてセレクタで
、各メモリを選択して符号化回路に入力する。そして、
時分割で、符号化回路のモードを切り替え、その符号化
回路により、ＭＣの動きベクトルの検出、２次元のＤＣ
Ｔ、２次元のＩＤＣＴ、及びフィルタリング処理を実行
させれば、動画像の符号化が行える。これにより、画像
符号化装置の構成を簡単にでき、ハード量の削減と低コ
スト化が図れる。

従って、前記課題を解決できるのである。

（実施例） 第上二天施房 第１図は、本発明の第１の実施例を示す符号化回路の構
成ブロック図である。

この符号化回路は、入力端子１００ａ、１−００ｂと、
出力端子１０１と、ベクトル出力端子１０２ａ、１０２
ｂと、入力端子２０１ａ、２０１ｂ及び出力端子２０２
ａ、２０２ｂをそれぞれ有する複数のプロセッサユニッ
ト（以下、ＰＵという）２００−１〜２００−１６と、
モード切り替え手段である複数のセレクタ３ｏ○−１〜
３００−４７と、バス３０１．３０２と、ランダム・ア
クセス・メモリ（以下、ＲＡＭという）等のメモリ３０
３．３０４と、比較器３０５とを、備えている。

入力端子１００ａ、１００ｂは、初段のＰ　Ｕ　２００
−１の入力端子２０１ａ、２ＯＮ：＋に接続されている
。入力端子１００ａは、セレクタ３００−′、〜３０７
を介して各ＰＵ２００−２〜２００−７の入力端子２０
１ａに接続され、さらに入力端子１００ｂは、各ＰＵ２
００　２’−２００−Ｌ６の入力端子２０２ｂに接続さ
れている。各ＰＵ２００−１〜２００−８の出力端子２
０２ａは、バス３０１に接続されている。初段のＰＵ２
００−１の出力端子２０２ｂは、セレクタ３００−１を
介して次段のＰＵ２００−２の入力端子２０１ａに接続
され、そのＰＵ２００−２の出力端子２０２ｂは、セレ
クタ３００−２を介して次段のＰＵ２００−３の入力端
子２０１ａに接続されている。以下同様にして、セレク
タ３００−３〜３００−７を介してＰＵ２００−８まで
接続されている。

バス３０１は、メモリ３０３．３０４の入力側に接続さ
れると共に、セレクタ３００−１６を介してバス３０２
に接続されている。メモリ３０３３０４の出力１則は、
各セレクタ３０ｃｍ８〜３００−１５を介して各ＰＵ２
０ｏ−９〜２ｏ○−１６の入力端子２Ｃ１ａにそれぞれ
接続されている。

ＰＵ２Ｃ○−８の出力端子２０２ｂは、セレクタ３００
−８を介してＰＵ２００−９の入力端子２０１ａに接続
されている。ＰＵ２０９の出力端子２０２ｂは、セレク
タ３００−９を介して次段のＰＬ“２００−１０の入力
端子２０１ａに接続されテイル。以下同様Ｃ，＝、ＰＵ
２００−１１〜２００１６まで接続されている。

各ＰＵ２００−９〜２００−１６の出力端子２０２ａは
、バス３０２に接続されている。このバス３０２には、
セレクタ３００−１７を介して出力端子１０１が接続さ
れると共に、比較器３０５を介してベクトル出力端子１
０２ａ、１０２ｂ及びセレクタ３００−１７が接続され
ている。

第８図は、第１図中の各ＰＵ２００−１〜２００−１６
内の構成ブロック図である。

このＰＵは、入力端子２１１ａ、２１１ｂ及び出力端子
２１２をそれぞれ有する複数の第１の演算回路（以下、
Ｐｅという＞２１０−１〜２１０−１５と、入力データ
をそれぞれ１クロツクずつ遅らせるレジスタ等からなる
複数の遅延回路（以下、Ｒｅという＞２２０−１〜２２
０−３０と、バス２３１，２３２と、データの累積加算
を行う第２の演算回路（以下、ＡＵという）２４１，２
４２とを、備えている。

入力端子２０１ａには、初段のＰｅ２１０−１の入力端
子２１１ａが接続されると共に、Ｒｅ２２０−１〜２２
０−３０が縦続接続されて出力端子２０２ｂに接続され
ている。各Ｒｅ２２０−１〜２２０−１４の出力端子は
、各Ｐｅ２ＬＯ−２〜２１０−１５の入力端子２１１ａ
にそれぞれ接続され、１クロツクずつ遅れた入力データ
が各Ｐｅ２１０−２〜２１０−１５に入力するようにな
っている。入力端子２０１ｂは、各Ｐｅ２１０−１〜２
１０−１５の入力端子２１１ｂにそれぞれ接続されてい
る。

各Ｐｅ　２１０−１〜２１０−８の出力端子２１２はバ
ス２３１に接続され、さらに各Ｐｅ２１０−９〜２１０
−１５の出力端子２１２がバス２３２に接続されている
。バス２３１はＡＵ２４１を介してバス２３２に接続さ
れ、そのバス２３２がＡＵ２４２を介して出力端子２０
２ａに接続されている。

第９図は、第８図中の各Ｐｅ　２１０−１〜２１０−１
５内の構成ブロック図である。

このＰｅは、入力端子２１１ａ、２１１ｂから入力され
たデータの絶対値の差分を求める絶対値差分器２１３と
、マトリクス演算用の係数を格納したリード・オンリ・
メモリ（以下、ＲＯＭという）等からなる係数メモリ２
１４とを、備えている。絶対値差分器２１３及び係数メ
モリ２１４は、累積加算器２１５に接続され、その累積
加算器２１５がバスコントローラ２１６を介して出力端
子２１２に接続されている。

累積加算器２１５は、モード切り替えの制御信号Ｃ８に
よって係数メモリ２１４の出力と論理“°１”　（又は
“０”）とのいずれか一方を選択するセレクタ２１５ａ
と、該セレクタ２１５ａの出力により制御される加算器
、２１５ｂと、レジスタ２１５ｃ、２４．５ｄとで、構
成されている。

この累積加算器２１５は、制御信号Ｃ８により、マトリ
クス演算時には、係数メモリ２１４内のデータに従って
入力データを累積加算し、動きベクトル検出時には、絶
対値差分器２１３の出力を累積加算する機能を有してい
る。

以上のように構成される符号化回路において、（１）Ｄ
ＣＴＣ−モード時ＣＴの変換動作と、（２＞ＭＶモード
時の動きベクトル検出動作とを、説明する。

（１）ＤＣＴＣ−モード時作 ＤＣＴモードの時、第１図のセレクタ３００−１〜３０
０−１７は全て縦方向の端子が選択されて接続される。

即ち、入力端子１００ａとＰＵ２００−１〜２００−８
とが直接接続され、さらにメモリ３０３．３０４とＰＵ
２００−９〜２００−１６とが直接接続される。バス３
０１と３０２はセレクタ３００−１６によって切り離さ
れ、セレクタ３００−’７によってＰＵ２００−９〜２
００−１６と出力端子１０１とが接続される。

本実施例において、ＤＣＴの変換はＭ＝８の場合で、８
個のデータｘＯ〜Ｘ７をひとまとめにしてＤＣＴの変換
を行う。

データの流れとしては、入力端子１００ａがら８個のデ
ータＸＯ〜Ｘ７が時系列に入力し、各Ｐ′Ｕ２００−１
〜２００−８に同時に入力される。

各ＰＵ２００−４〜２００−８では、次式のように、−
行分のＤＣＴのマトリクス演算が行われる。

Ｙ＝ＤＯ・ＸＯ＋Ｄ１・Ｘ１＋・・・＋Ｄ７・Ｘ７・・
・・・・（８） 但し、ＤＯ〜Ｄ７； ＤＣＴのマトリクス係数 従って、このＰＵ２００−１〜２００−８で１次元のＤ
ＣＴが行われ、その結果が、メモリ３゜３又は３０４に
格納される。２つのメモリ３０３３０４が設けられてい
るのは、一方がＰＵ２００−１〜２００−８からの出力
を入力している時は、他方がデータを出力して後段のＰ
Ｕ２００−９〜２００−１６の入力となり、２つのメモ
リ３０２゜３０４をトグルで用いるためである。

８個の入力データＸＯ〜Ｘ７に対して各ＰＵ２００−１
〜２００−８から１つずつ、計８個のデータが出力され
、それらがバス３０１上で、ぶつからないように制御さ
れてメモリ３０３又は３０４に入力される。もしここで
、メモリ３０３が入力で、メモリ３０４が出力であるな
らば、前段の各ＰＵ２００−１〜２００−８の出力が、
メモリ３０３に入力されると同時に、メモリ３０４の出
力が、後段の各ＰＵ２００−９〜２Ｃ］０−１６の入力
となる。この動作を８凹繰り返す。

つまりＭ＝８の場合、２次元のＤＣＴの変換のひとまと
めとして扱う６４個のデータが入力されて、前段の各Ｐ
Ｕ２００−１〜２００−８の出力がメモリ３０３に入力
し終わると、２つのメモリ３０３．３０４の入出力関係
が逆になり、今度はメモリ３０３が、データを後段の各
Ｐ　”ｊ　２００−９〜２０Ｃ−１６に出力する。

第１０図（ａ）、（ｂ）は、１次元ＤＣＴの変換データ
を格納する第１図のメモリ３０３，３０４に対する、書
き込み時と読み出し時の入出力するデータの順序を示す
図である。

前段の各Ｐ　Ｕ２００−１〜２００−８の出力をメモリ
３０３又は３０４に書き込む場合、第１０図（ａ＞に示
すように、例えば横方向で８個ずつデータを書き込む。

次に、メモリ３０３のデータを後段の各ＰＵ２００−９
〜２００−１６へ出力する場合、第１０図（ｂ）に示す
ように、縦方向に順番に８個ずつデータを読み出す。

このように、メモリ３０３，３０４に対するデータの書
き込み、読み出し方間を代えることにより、後段のＰＵ
２００−９〜２００−１６が前段のＰＵ２００−１〜２
００−８と同じ動作をすることで、その後段のＰＵ２０
０−９〜２００−１６の出力は、２次元ＤＣＴの変換を
行ったデータとなる。このデータは、後段の各ＰＵ２０
０−９〜２００−１６から１つずつ、計８個のデータを
出力し、バス３０２上で各ＰＵ２００−９〜２００−１
６の出力がぶつからないように制御されて、出力端子１
０１から出力される。

次に、第８図及び第９図において、（８）式に示すよう
に、各ＰＵ　２００−１〜２００−１６で実行されるＤ
ＣＴのマトリクス演算の一行分の計算動作 Ｙ＝ＤＯ・ＸＣ−！−Ｄ１・Ｘ　′、＋・・・＋Ｄ７・
Ｘｌ・・・・・・（８） について、説明する。この例では、ＤＣＴのマトリクス
係数を１５ビツトとして計１を行う。

第８図に示すように、ＤＣＴのマトリクス演算の一行分
計算（（８）式）を行う場合、乗算器を用いず、全て累
積加算動作で実行される。各Ｐｅ２１０−１〜２１０−
１５は、第９図に示すように、累積加算器２１５で構成
されており、ＯＣＴのマトリクス係数の１ビット分の計
算を行う。例えば、Ｐ　ｅ　２　′、ｃ−１では、 Ｙ＝ＤＯ（１）・ＸＯ＋Ｄ　１　（１）・Ｘｌ−Ｄ２Ｎ
）・Ｘ２＋・・・・・・＋Ｄ　７Ｎ）・Ｘｌ・・・・・
・（８−１） 但し、 Ｄ　Ｏ’）〜Ｄ７（１）；各ＤＣＴのマトリクス係数の
最下位ビット を計算する。つまり、Ｄ○（１）〜Ｄ　７　（１）は１
ビツトデータなので、Ｐｅ２Ｌ○−１内では、入力デー
タに対してこのビットデータの情報をもらい、累積加算
をするか、しないかが判別することによって演算を行う
。この動作を第９図を用いて説明する。

入力データは入力端子２１１ａから入力され、絶対値差
分器２１３を通して加算器２１５ｂへ送られる。モード
切り替えの制御信号Ｃ５によってセレクタ２１５ａが係
数メモリ２１４側を選択しているので、１ビツトデータ
が格納されている係数メモリ２１４の出力が加算器２１
５ｂへ与えられる。そして、前記Ｄｏｐ１）〜Ｄ７（１
）は、係数メモリ２１４の出力によって加１器２１５ｂ
が加算するかどうかが制御され、その結果がレジスタ２
１５ｃに送られ、次のタイミングで加算器２１５ｂの入
力となる。

この動作を８回繰り返し、８個のデータＸ○〜Ｘ７が終
わり、加算結果が出力されるタイミングで、レジスタ２
１５ｄに格納されると同時に、加算器２１５ｂにもクリ
ア信号を入力し、次のデータＸＯがレジスタ２′、５ｃ
にそのまま格納される。

この累積加算結果は、バスコントローラ２１６により、
第８図のバス２３１上で各Ｐｅ２１０−１〜２１０−１
５の出力がぶつからないように制御される。このように
してＰｅ２１０−１では、（８）式の計算が行われる。

同様に、Ｐｅ２１０−２では各ＤＣＴのマトリクス係数
の下位から２ビツト目の計算というように、各Ｐｅ２１
０−２〜２１０−１５で各ＤＣＴのマトリクス係数の各
ビット目の計算が行われ、その累積加算結果がバス２３
１または２３２に出力される。Ｐｅ　２１０−１〜２１
０−８の順番でバス２３１上に出力された累積加算結果
は、ＡＵ２４１で一度、累積加算され、Ｐｅ２１Ｃ−９
〜２１０−１５までの累積加算結果と同様にバス２３２
に出力され、ＡＵ２４２によって順番に累積加算され、
出力端子２０２ａに出力する。

各Ｐｅ２１０−４〜２１０−１５の演算とその演算結果
が出力されるタイミングチャートを第１１図に示す。

第１１図中のＤｌ（ｏ）〜Ｄ８（ｏ）・・・は入力デー
タ、Ｓ　１　（０）　”−８８（０）　”’は演算結果
、ＯＵ　Ｔ　（。

）、０ＵＴ（１）は出力データである。

このタイムチャートでは、入力データＤ　１　（ｏ）〜
Ｄ８（ｏ）・・・が遅延回路２２０−１〜２２０−１３
によって各Ｐｅ２１０−１〜２ＬＯ−１５に遅・延して
入力するため、演算結果５１（０）〜Ｓ　８　（。

）・・・も隣のＰｅより１クロツク遅れて出力している
。

ここで、第８図のＡＵ２４１．２４２では、各Ｐｅ２１
０−１〜２１０−８．２１０−９〜２　′。

○−１５の演算結果を累積加算する時に、各Ｐｅ毎に演
算結果の桁が違うため、桁合わせを行いながら累積加算
を行う必要がある。Ｐｅ２１０−１から順に出力される
この例では、隣合うＰｅの演算結果の桁が１ビツトずつ
ずれているので、ＡＵ２４１では、累積加算をするとき
に、加算結果の方を１ビツトシフトして加算する必要が
ある。同様にＡＵ２４２でも、Ｐｅ２ｉ０−９から順に
出力されるので、累積加算結果の方を１ビツトシフトし
て加算する必要がある。

このように、第１図の各ＰＵ２００−Ｌ〜２００−１６
では、ＤＣＴ変換されるデータは滞ることなく出力端子
２０２ａからＰＵの外部へ出力される。

またこの構成は、マトリクス演算を行えることから、第
３図のＰｅ内の係数メモリ２１４を追加するか、あるい
はそのメモリ内容を追加することで、逆ＤＣＴの変換や
、第３図のフィルタの演算を実行することも可能である
。

ぐ２）Ｍ■モモ−時の動作 ＭＶモードの時は、ＤＣＴモードの時とは逆に、第１図
においてセレクタ３Ｃ○−１〜３００−１７は全て横方
内の端子が選択されて接続される。

つまり、入力端子１００ａはｐｕ２ｃｃ−ｚとだ：す接
続され、他のＰ　Ｕ２Ｏ５−２〜２００−１６は左隣の
ＰＵの出力信号を入力する。バス３０１と３０２はセレ
クタ３００−４６によって接続され、さらにセレクタ３
００−１７によって全ＰＬＩ２００−１〜２００−４６
までの出力が比較器３０５を通して出力端子１０１と接
続される。

この例のＭＶ検出回路において使用されるデータは、第
１２図（ａ＞、（ｂ）に示すように、検出する基本ブロ
ック（第１２図（ａ））の大きさが１６Ｘ１６で、その
検索範囲はＸ方向が一７〜÷７まで、Ｙ方向が−８〜＋
８まで可能である。

第１図においては、入力端子１００ａから基本ブロック
データＡを入力し、入力端子１００ｂからは第１２図（
ｂ）の検索用ブロックデータＢを入力する。

入力端子１００ａから入力された基本ブロックデータＡ
は、ＰＵ２００−４に入力され、第８図に示す３０個の
遅延回路２２０−１〜２２０−３０で３０クロツク遅延
して隣のＰＵ２００−２に送られる。同様に、他のＰＵ
２００−３〜２００−１６でも、隣のＰＵより３０クロ
ツク遅延したデータが渡される。各ＰＵ２００−ｉ〜２
０〇−１６では、第８図のようにＰｅ２１０　１〜２１
０−１５が１５個存在し、その１つ１つがベクトル候補
地の演算を担当する。前記のＤＣＴモードで累積加算を
行ったＡＵ２４Ｌと２４２は、このＭＶモードの時は何
もしないので、各Ｐｅ２１０−１〜２１０−１５の出力
は比較器３０５に直接接続されていることになる。第１
図においてＰＵ２００−１では、Ｘ方向が−８、Ｙ方向
が−７〜＋７までのベクトル候補地の候補ブロックと基
本ブロックとの誤差量が計算される。誤差量の求め方は
、第３図のＰｅで次のように計算される。

ＭＶモード切り替えの制御信号Ｃ８によ”η、セレクタ
２１５ａが“１゛°（又は“”ｏ”＞側に切り替わり、
加算器２１５ｂが加算動作モードとなる。

基本ブロックデータＡが入力端子２１１ａに入力される
と共に、検索用ブロックデータＢが入力端子２１１ｂに
入力されると、絶対値差分器２１３で、絶対値差分が計
算され、その計算結果に対して加算器２１５ｂ及びレジ
スタ２１５Ｃにより累積加算が行われる。この例では、
基本ブロックデータ数が２５６＝１６ｘ１６なので、そ
の回数だけ累積加算が行われ、その結果がレジスタ２１
５ｄに格納されると同時にレジスタ２１５Ｃもクリアさ
れる。そして比較器３０５と接続しているバス２３１，
２３２上で、累積加算結果同士がぶつからないように、
バスコントローラ２１６によって制御される。このＭＶ
検出モード時のＰＵ内のタイムチャートを第１３図に示
す。

第１３図において、検索用ブロックデータＢは第８図の
入力端子２０１ｂから入力され、基本ブロックデータＡ
は入力端子２０１ａからＰｅ２１０−１に入力される。

累積加算制御信号ＣＳ　Ｌは、Ｐｅ２１０−１において
その時の入力データに対して演算を行うか停止するかを
制御する信号、累積加算制御信号Ｃ３２は、Ｐ　ｅ　２
１Ｃ−２においてその時の入力データに対して演算を行
うか停止するかを制御する信号である。

第８図の入力端子２０１ｂから入力される検索用ブロッ
クデータＢは、第１２図（ｂ）に示すように、ブロック
の左上のＢ（０，０＞から順にＢ＜１．０）、Ｂ　（２
，０＞　、・・・のように縦方向に逐次入力し、Ｂ　（
２９，０＞まで入力すると、次のＢ（０，１＞というよ
うに、次の列へと連続的コニ人力される。入力端子２０
１ａから入力される基本ブロックデータＡは、第１２図
（ａ＞に示すように、ブロックの左上のＡ（０，０＞か
ら原にＡ　（１，０）、Ａ　（２，Ｏ＞、・・・のよう
に縦方向に逐次入力し、Ａ（１５，０＞まで入力すると
、−時的に入力を停止し、検索用ブロックの走査が次の
列に移ると同時に、再び次の列の基本ブロックデータＡ
の入力を開始する。即ち、入力端子２０１ａと２０１ｂ
からの入力データは、それぞれ基本ブロックデータＡ、
検索用ブロックデータＢの列の先頭から同期して入力さ
れる。

このような入力データに対して、Ｐｅ２１０−では、基
本ブロックデータがＡ（１５，１５＞まで入力し演算が
終わった時点で、次式（７−１＞に示すＰ−〜７．ｑ−
−８の計算が行われた二とユニなる。

！”！　　’　　Ｘｔ　（ＩＭｍ＋ｉ、Ｊｈ□刀ユＪ −Ｘｔ−１（ＩＭｍ＋ｉ−７，ｊＮｎ＋ｊ−８）・・・
　／７１＞ この演算結果、即ちベクトルｐ＝−７，ｑ＝−８に対す
る差分絶対値の累積値は、第１図の比較器３０５へ送ら
れる。

Ｐｅ２１０−２においても同様の計算が行われる。但し
、入力端子２０１ａがら入力される基本ブロックデータ
Ａは、遅延回路２２０−１によって１クロツクタイミン
グずれて入力されるのて・、次式（７−２）に示すｐ−
−５，ｑ＝−８の計算が行われることになる。

Ｘｊ−１ｊＩＨｍ÷ｉ−６，ＪＮｒ＋＋ｊ−８）・・・
＜７　２＞ 入力がＰｅ２１０−１より１クロツクタイミングずれて
いるため、出力も１クコツク遅れて出力される。

このようにしてＰｅ２１０−１〜Ｐｅ２１０−１５によ
り、ベクトルｐ＝−７〜÷７．ｑ＝−８に対応する演算
結果を、それぞれ１クロツクずれたタイミングで出力す
る。第１図のＰＵ２０Ｃ−２では、初段の直列に接続さ
れた遅延回路群によって基本ブロックデータの１列ずれ
たデータが与えられるため、ベクトルｐ＝−７〜＋７．
（１＝−７に対応する演算結果を出力する。

以上のようにして各Ｐｅ２１０　１〜２１０）５でベク
トル候補地ｐ＝−７〜＋７．ｑ＝−３〜＋７の演算を行
い、その結果が全て比較器３０５に集められ、該比較器
３０５により、それらの中から最小値を見つけ、それに
対応したベクトルも保持する。そして全てのベクトル候
補地の演算が終了した時点で、ベクトル出力端子１０２
ａと１０２ｂに各々の値を出力すると共に、その時の誤
差量も出力端子１０１から出力される。

ここで、第８図のＰｅ２１０−１は、基本ブロックデー
タＡ及び検索用ブロックデータＢが入力され、演算が終
わると、その基本ブロックデータＡに対するベクトル候
補地ｐ＝−７，ｑ＝−８の演算を終了し、その次の列の
入力と共に次の基本ブロックデータＡに対するベクトル
候補地ｐ＝−７、ｑ＝−３の演算を開始する。このよう
に次々に、次のブロックの各Ｐｅ　２１０−１〜２１０
−１５に割り振られたベクトル候補地の演算を行ってゆ
く。そのため、ある基本ブロックの検索用ブロックデー
タＢの入力データが終了しても、次の基本ブロックの検
索用ブロックデータＢの入力データを始めから入力する
必要がなく、入力データが終了した次の列を連続的に入
力することができる。

このように、基本ブロックデータＡ、検索用ブロックデ
ータＢともに走査方向に逆戻りすることなく、連続して
入力することによって、動きベクトルが次々に出力され
る。従って、極めて効率的に各ブロックに対する動きベ
クトルを求める二とができる。

第λΩ大施刀 第１４図は、本発明の第２の実施例を示す画像符号化装
置の構成ブロック図である。

この画像符号化装置は、第１図の符号化回路を用いて構
成されており、符号化されるデータ（現フレームデータ
）が格納されている現フレームメモリ４００、ジグザグ
スキャン用の＝Ｃ格納メモリ４０１．１フレーム前のデ
ータをこの装置内で符号化し復号したデータが格納され
ている前フレームメモリ４０２、及び前フレームメモリ
４０２のデータをフィルタ処理した後のデータが格納さ
れているフィルタ処理後格納メモリ４０３を備えている
。現フレームメモリ４００、ＩＤＣＴ変換前のデータを
格納したメモリ４０１、及び信号′○°には、それらの
いずれか１つを選択するセレクタ４０４が接続されてい
る。

フィルタリング前のデータが格納された前フレームメモ
リ４０２、及びフィルタリング後のデータが格納された
フィルタ処理後格納メモリ４０３シこは、それらのいず
れか１つを選択するセレクタ４０５が接続されている。

このセレクタ４０５の出力側は、信号“○“とともにセ
レクタ４０６４０９にそれぞれ接続されている。セレク
タ４０４．４０６の各出力側は、減算器４０７に接続さ
れ、該減算器４０７と前フレームメモリ４０２が符号化
回路４０８に接続されている。

符号化回路４０８は、集積化（ＬＳＩ等）された第１図
の回路で構成されており、その出力側がセレクタ４０９
と共に加算器４１０に接続されている。加算器４１０の
出力側は、ジグザグスキャン用の一時格納メモリ４１１
を介して、量子化回路４１２に接続され、さらにその量
子化回路（Ｑ＞４１２が逆量子化回路（Ｑ’＞　４１３
を介してメモリ４０１に接続されている。

次に、動作を説明する。

先ず、現フレームメモリ４００から、符号化するための
基本ブロックデータＡが読み出され、前フレームメモリ
４０２からは、動き補償を行うために該基本ブロックデ
ータＡに対応した検索用ブロックデータＢが読み出され
る。この時、セレクタ４０４は現フレームデータ（基本
ブロックデータＡ）を選択すると共に、セレクタ４０６
，４０９は共に′０°を選択する。そのため、符号化回
路４０８には、基本ブロックデータＡと検索用ブロック
データＢとがそのまま入力され、ＭＶモードにして移動
ベクトルが検出される。この移動ベクトルを基に動き補
償が行われたその部分のデータが、前フレームメモリ４
０２から読み出され、セレクタ４０５，４０６は前フレ
ームデータを選択すると共に、セレクタ４０４，４０９
が共に“○°を選択する。これにより、前フレームメモ
リ４０２のデータが符号化回路４０８に入力し、フィル
タモードでフィルタリングされる。その結果は、フィル
タ処理後格納メモリ４０３に格納される。

次に、セレクタ４０５，４０６により、フィルタをかけ
たデータとフィルタをかける前のデータとのいずれか一
方を選択し、セレクタ４０４によって選択された現フレ
ームメモリ４００のデータと共に、減算器４０７に入力
した後、その減算結果が符号化回路４０８に入力される
。この時、符号化回路４０８はＤＣＴモードとなってＤ
ＣＴ変換され、そのデータがメモリ４１１に一時的に格
納され、出力時にはジグザグスキャンで読み出される。

このメモリ４１１のデータは、量子化回路４１２により
量子化されて出力される。また、逆量子化回路４１３で
は、量子化回路４１２の出力データを逆量子化し、その
データがジグザグスキャンでメモリ４０１に書き込まれ
て一時的に格納される。このメモリ４０１のデータは、
セレクタ４０４によって選択され、セレクタ４０６が“
０′を選択するので、減算器４０７を介して符号化回路
４０８に入力される。この時、符号化回路４０８は、Ｉ
ＤＣＴモードとなってＩＤＣＴ変換され、セレクタ４０
５，４０９によって選択されたフィルタリング後のデー
タとフィルタリング前のデータとのいずれか一方のデー
タと共に、加算器４１０で加算され、次のフレームを符
号化するのに必要なデータとして前フレームメモリ４Ｃ
２に格納される。

このように、符号化回路４０８を時分割にしてモードを
切り替え、ＭＶ検出、フィルタ、ＤＣＴ変換、及びＩＤ
ＣＴ変換として使用することにより、画像符号化装置の
構成を商略化し、従来のものよりも、ハード量の削減化
と低コスト化が図れる。

なお、本発明は上記実施例に限定されず、第１図のＰＵ
２００−１〜２００−１６及びメモリ３０３．３０４の
数を入力データのビット数に応じて他の数に変形したり
、あるいは各ＰＵ２０Ｃ−１〜２００−１６の回路構成
を第８図以外の構成に変形したり、さらに第１図の符号
化回路を用いた第１４図の画像符号化装置を第１４図以
外の回路構成に変形する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によれ
ば、モード切り替え可能なプロセッサユニット、メモリ
、比較器、及びモード切り替え手段を用いて符号化回路
を構成したので、モードの切り替えのみで、マトリクス
演算とＭＣの動きベクトル検出とが、同一のハードウェ
アで実行できる。また、第２の発明の係数メモリを変更
することにより、ＤＣＴ等の種々のマトリクス演算が行
える。

第３の発明によれば、モード切り替え可能な符号化回路
を用いて画像符号化装置を構成したので、２次元ＯＣＴ
等のマトリクス演算時とＭＣの動きベクトル検出時に、
符号化回路を時分割で用いて符号化を行うことにより、
回路構成の主要部分を共用できる。そのため、従来のパ
イプライン接続構成の装置に比べ、構成が簡単となり、
ハード量の削減化と低コスト化が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す符号化回路の構成
ブロック図、第２図は従来のテレビ会議用Ｃ０ＤＥＣの
構成ブロック図、第３図は第２図中のソース符号化回路
の構成図、第４図は従来の１次元ＤＣＴのデータフロー
を示す図、第５図は従来の２次元ＤＣＴの構成例を示す
図、第６図Ｃａ　）〜（Ｃ）は従来の動きベクトル検出
の説明図、第７図は従来の画像符号化装置の構成ブロッ
ク図、第８図は第１図中のＰＵの構成ブロック図、第９
図は第８図中のＰｅの構成ブロック図、第１０図（ａ）
、（ｂ）は第１図のメモリのデータ入出力を示す図、第
１１図は第１図におけるＤＣＴＣ−モード時Ｕ内のタイ
ムチャート、第１２図（ａ）−、（ｂ）は第１図におけ
る基本ブロックと検索用ブロックの説明図、第１３図は
第１図におけるＭＶ検出モード時のＰＵ内のタイムチャ
ート、第１４図は本発明の第２の実施例を示す画像符号
化装置の構成ブロック図である。 ２００−１〜２００−１６・・・・・・ＰＵ、２　′Ｌ
○−１〜２１０−１５・・・・・・Ｐｅ、２１３・・曲
絶対値差分器、２１４・・・・・・係数メモリ、２１５
・・・・・・累積加算器、２２０−１〜２２０−３０・
曲・Ｒｅ、２４′、、２４２・・・・・・Ａ−Ｕ、３０
０−１〜３００−１７・・・・・セレクタ、３０３，３
０４・・・・・・メモリ、３０５・・・・・・比較器、
４００・・・・・・現フレームメモリ、４０Ｌ＋４ＬＬ
・・・・・・メモリ、４０２・・・・・・前フレームメ
モリ、４０３・・・・・・フィルタ処理後格納メモリ、
４０４．４０５，４０６，４０９・・・・・・セレクタ
、４０８・・・・・・符号化回路、４１２・・・・・・
量子化回路、４１３・・・・・・逆量子化回路。

Claims (1)

1. 【特許請求の範囲】 １、入力データの累積加算を行う複数の第１の演算回路
   からなる演算回路群、前記入力データを遅延させて前記
   第１の演算回路へ与える複数の遅延回路からなる遅延回
   路群、及びマトリクス演算時において前記各第１の演算
   回路の演算結果を各桁毎に桁合わせを行いながら累積加
   算を行う複数の第２の演算回路を有するモード切り替え
   可能な複数のプロセッサユニットと、 前記マトリクス演算時において前記第２の演算回路の演
   算結果を格納するメモリと、 動き補償フレーム間予測の動きベクトル検出時において
   前記各第１の演算回路の演算結果を比較して動きベクト
   ルの最適値を検出する比較器と、前記マトリクス演算時
   には前記入力データを前記各プロセッサユニットに入力
   して前記第２の演算回路の出力側を前記メモリに接続し
   、前記動きベクトル検出時には前記各プロセッサユニッ
   トを縦続接続すると共に前記各プロセッサユニットの出
   力側を前記比較器に接続するモード切り替え手段とを、
   備えたことを特徴とする符号化回路。 ２、請求項１記載の符号化回路において、 前記第１の演算回路は、マトリクス演算時の係数を格納
   した係数メモリと、入力データの絶対値の差分を求める
   絶対値差分器と、モード切り替えの制御信号によって制
   御され前記マトリクス演算時には前記係数メモリ内のデ
   ータに従つて前記入力データの累積加算を行い、前記動
   きベクトル検出時には前記絶対値差分器の出力の累積加
   算を行う累積加算器とを、備えた符号化回路。 ３、１フレーム内を複数のブロックに分割し、その現ブ
   ロックと該フレームより過去の前フレームとの比較によ
   って動画像の符号化を行う画像符号化装置において、 前記各フレームの画像データを格納する複数のメモリと
   、 動き補償フレーム間予測の動きベクトル検出機能、２次
   元の離散余弦変換機能、２次元の逆離散余弦変換機能、
   及びフィルタ機能が、時分割でのモード切り替えによっ
   て同一の回路で実行される符号化回路と、 符号化の処理手順に応じて前記複数のメモリを選択して
   前記符号化回路に入力するセレクタとを、備えたことを
   特徴とする画像符号化装置。