JP2833509B2 - データ再編成方法及び回路 - Google Patents

データ再編成方法及び回路

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JP2833509B2 JP7043650A JP4365095A JP2833509B2 JP 2833509 B2 JP2833509 B2 JP 2833509B2 JP 7043650 A JP7043650 A JP 7043650A JP 4365095 A JP4365095 A JP 4365095A JP 2833509 B2 JP2833509 B2 JP 2833509B2
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    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１の所定順序でデー
タを受け取り第２の所定順序でデータを供給する順序付
け回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】順序付
け回路は、通常、デュアルポートメモリ、即ち入力バス
及び第１のアドレスバスを用いて書込み可能でありしか
も書込みとほぼ同時に出力バス及び第２のアドレスバス
を用いて読出し可能なメモリを使用する。
【０００３】従来のデータ再編成回路において、データ
は第１の順序でメモリにまず書込まれる。全てのデータ
がメモリ内に書込まれるまで、そのデータはメモリから
読出されない。全てのデータがメモリ内に書込まれた
後、そのデータは第２の順序でメモリから読出される。
データの入力順序及び出力順序が通常はランダムに異な
っているため（即ち、データの各々がいつ書込まれたか
分からないため）、回路は、読出しを開始するには全て
のデータが書込まれるまで待たねばならない。従って、
この種の順序付け回路の欠点は、データ全てによってメ
モリを満たすために要する書込みサイクル数に等しい応
答遅れ、即ち待ち時間を有していることにある。
【０００４】従って本発明の目的は、読出すべきデータ
がメモリ内に存在するときはいつでも、そのメモリから
データを読み込むことが可能なデュアルポートメモリを
含むデータ再編成回路を提供することにある。
【０００５】この目的を達成することにより、メモリに
全てのデータが書込まれる前にそのメモリから幾らかの
データを読出すことを本発明は可能とするものである。
【０００６】
【課題を解決するための手段】この目的を達成するた
め、本発明では、デュアルポートメモリに第１の所定順
序でワードを書込むステップと、このメモリから第２の
所定順序でワードを読出すステップとを含むデータ再編
成方法が提供される。ワードが書込まれる毎に、その最
適値がワードの入力順位（即ち、書込み順序におけるこ
のワードの位置）とこのワードの出力順位（即ち、差が
ゼロでない場合に読出し順序におけるこのワードの位
置）との差を１に加算したものに等しいインクリメント
値だけレジスタがインクリメントされる。この差が負の
場合、インクリメント値はゼロとなる。レジスタは各読
出し毎にディクリメントされる。現在のワードが書込ま
れるまで用いられていたインクリメント値及びディクリ
メント値の和がこれら用いられていたインクリメント値
の最適値の和以下である場合が有効である。レジスタの
内容がゼロでない場合のみ、ワードの読出しが許可され
る。
【０００７】本発明の実施態様によれば、上述の方法
は、ワードのパケットの書込みが終了する時点とこのパ
ケットの読出しが終了する時点との間は、ワードの書込
みを禁止するステップを含んでいる。
【０００８】本発明によれば、さらに、各ワードが第１
の所定順序におけるこのワードの位置に対応する入力順
位と第２の所定順序におけるこのワードの位置に対応す
る出力順位とを有している場合に、データのワードを第
１の所定順序から第２の所定順序へ再編成する回路が提
供される。このデータ再編成回路は、第１のバスにより
第１の所定順序でワードが書込まれるべくかつ第２のバ
スにより第２の所定順序でワードを読出されるべくシス
テムに結合したデュアルポートメモリと、レジスタの内
容がゼロではない場合のみデュアルポートメモリからの
ワードの読出しを許可するレジスタと、デュアルポート
メモリからワードが読出される毎にレジスタの内容をデ
ィクリメントする回路と、ワードの入力順位に対応する
インクリメント値を供給すべく第１のバス上に存在する
アドレスをデコードするデコーダと、デュアルポートメ
モリにワードが書込まれる毎に、インクリメント値をレ
ジスタの内容に加算する加算器とを含んでいる。各ワー
ドは、ワードの入力順位と出力順位との差がゼロでない
場合はこの差と１とを加算した値に等しくかつこの差が
負の場合はゼロに等しい最適インクリメント値を有して
いる。前述のインクリメント値は、このワード及び第１
の所定順序においてこれに先行するワードのインクリメ
ント値の和が、このワード及び第１の所定順序において
これに先行するワードの最適インクリメント値の和以下
となる値に設定されている。
【０００９】本発明の他の実施態様によれば、上述の回
路は、デュアルポートメモリへワードが書込まれる毎に
インクリメントされかつワードのパケットの各読出しの
終了時点でリセットされる書込みカウンタと、この書込
みカウンタの内容がパケット内のワード数に等しい間は
書込みを禁止する回路とを含んでいる。
【００１０】
【実施例】本発明の上述した及び他の目的、構成、態様
及び効果は、添付の図面を参照した以下の本発明の詳細
な記載から明らかとなるであろう。
【００１１】図１は、本発明によるデータ再編成回路の
実施例を概略的に示すブロック図である。同図におい
て、再編成すべきデータは、書込みデータバスＤＷを介
してデュアルアクセスメモリ１０に書込まれる。これら
データの書込みアドレスは、書込みアドレスバスＷＡに
よって選択される。メモリ１０に書込まれたデータは、
読出しアドレスバスＲＡによって選択されたアドレスで
読出しデータバスＤＲ上に読出される。メモリ１０内で
の各書込み動作は書込みクロックＷによってイネーブル
となり、各読出し動作は読出しクロックＲによってイネ
ーブルとなる。
【００１２】図１において、書込みアドレスＷＡ及び読
出しアドレスＲＡは、データ再編成を定める制御回路１
２によって供給される。例えば、書込みアドレスＷＡは
データが書込まれると規則的にインクリメントされ、読
出しアドレスＲＡはメモリ１０内に書込まれたデータの
読出し順序（又は出力順序）に対応して任意に固定され
た方法で変化する。
【００１３】通常、データは一定のワード数のパケット
として配列される。例えば、メモリ１０は１パケットの
ワードを格納でき、書込みアドレスＷＡ及び読出しアド
レスＲＡは１つのパケット内のワード数に等しい期間を
有するシーケンス内で変化する。
【００１４】本発明は、特定のワードがメモリに書込ま
れると直ちにそれが読出しできるように、読出しアドレ
スＲＡの発生を書込みアドレスＷＡの発生に同期させて
いる。
【００１５】このために、本発明では、メモリ１０の読
出しに用いられるワードの数Ｎ、即ち正しい順序で読出
しできるワード数Ｎを格納するレジスタ１４を設けてい
る。１つのワードがメモリ１０に書込まれる毎に、イン
クリメント値ＸをこのＮに加算することによって、数Ｎ
は更新される。このために、例えば、レジスタ１４は書
込み信号Ｗによってイネーブルとなり、このレジスタ１
４の入力はこのレジスタの出力とデコーダ１８から供給
される値Ｘ（ＷＡ）との和を加算器１６を介して受け取
る。デコーダ１８は、値Ｘを各書込みアドレスＷＡに対
応付ける。各インクリメント値Ｘは、今書込まれたワー
ド（現在のワード）の入力順位とそのワードの出力順位
との差（その差が負でない場合）プラス１の値に等し
い。その差が負の場合、インクリメント値Ｘはゼロであ
る。
【００１６】上述のごとく規定されたインクリメント値
Ｘは、最適値Ｘopt である。回路を動作させるには、現
在のワードが書込まれるまで用いられていたインクリメ
ント値の和がこれらインクリメント値に対応する最適イ
ンクリメント値の和より低いか又は等しいことで充分で
ある。いかなる場合にも、１つのパケットのワードにつ
いて用いられるインクリメント値Ｘの総和は、そのパケ
ット内のワード数に等しい。
【００１７】レジスタ１４の内容は、メモリ１０の各読
出し動作毎に１づつディクリメントされる。このため
に、読出し信号Ｒは、例えば、レジスタ１４のディクリ
メント入力に供給される。レジスタ１４は、ディクリメ
ント入力で読出し信号Ｒを受け取り、ロードイネーブル
入力で信号Ｗを受け取り、ロード入力で加算器１６の出
力を受け取るダウンカウンタであるかもしれない。
【００１８】制御回路１２は、制御信号ＲＤＹＷ及びＲ
ＤＹＲの表明を決定するためにレジスタ１４の内容を受
け取る。信号ＲＤＹＷ（書込みレディ）は、再編成回路
がデータを受け取るべく準備されている（レディ状態で
ある）かどうかを書込み回路（図示なし）に知らせるた
めに用いられる。信号ＲＤＹＷが表明された場合、書込
み回路は、バスＤＷ上にワードを存在させているとして
書込み信号Ｗをこれに続いて表明する。書込みアドレス
ＷＡは、この書込み信号Ｗの速度で制御回路１２によっ
てインクリメントされる。
【００１９】信号ＲＤＹＲ（読出しレディ）は、再編成
回路がデータを供給するべく準備されている（レディ状
態である）かどうかを読出し回路（図示なし）に知らせ
るために用いられる。信号ＲＤＹＲが表明された場合、
読出し回路はバスＤＲ上に存在しているワードを読出し
たとして読出し信号Ｒをこれに続いて表明する。読出し
信号Ｒの表明毎に、制御回路１２は、正しい読出し順序
のワードを供給するべく読出しアドレスＲＡを変更す
る。読出しアドレスＲＡのシーケンスは、メモリ１０内
のワードが読出されるべき順序の関数として予め規定さ
れる。これらアドレスは、例えば、読出し信号Ｒでイン
クリメントされるカウンタによってアドレスされるメモ
リテーブルに格納される。
【００２０】信号ＲＤＹＲは、レジスタ１４に格納され
た数Ｎがゼロでない場合に表明される。従って、信号Ｒ
ＤＹＲは、例えばレジスタ１４の全ビットを受け取るオ
アゲートによって提供される。
【００２１】信号ＲＤＹＷは、１パケットのワードがメ
モリ１０から出力されると直ちに表明される。この信号
ＲＤＹＷを発生させるためには、例えば、書込みカウン
タ１２−１がメモリ１０に書込まれたワードの数ＮＷを
カウントする。これにより、信号ＲＤＹＷは、例えば、
書込みワードの数ＮＷがパケット内のワード数に等しい
ときにリセットされるＲＳフリップフロップ（図示な
し）によって提供される。このＲＳフリップフロップが
リセットされると、信号ＲＤＹＷが０となり、書込みが
禁止される。このＲＳフリップフロップは、メモリ１０
内で得られるワードの数Ｎがゼロでありかつ書込みワー
ドの数ＮＷがパケット内のワード数に等しいときにセッ
トされ、信号ＲＤＹＷが１に戻される（表明される）。
信号ＲＤＹＷが表明されると、書込みワードの数ＮＷが
キャンセルされる。
【００２２】図２は、８つのワード１〜８のパケットを
再編成する例における、図１の回路の動作を説明するタ
イミング図である。この例では、ワードは次のように連
続して書込まれ、 １、２、３、４、５、６、７、８ これらワードは以下のように連続して読出されなければ
ならない、 ２、１、４、３、５、８、６、７。
【００２３】従って、書込まれた各ワードの出力順位は
それぞれ次のようになる、 「２、１、４、３、５、７、８、６」 （即ち、入力順位が「１」のワードは「２」の出力順位
を有し、…、入力順位が「６」のワードは「７」の出力
順位を有する）。
【００２４】書込まれたワードの有する値Ｘは、 ０、２、０、２、１、０、０、３ である。
【００２５】時刻ｔ0 においては、メモリ１０は空であ
り、数Ｎはゼロであり、信号ＲＤＹＷが表明されてい
る。次いで、書込み信号Ｗがメモリ１０に８ワード書込
むべく連続的に表明される。
【００２６】数Ｎは、入力順位「２」かつ出力順位
「１」のワードが書込まれるまでゼロである。書込まれ
ると、この数Ｎが２だけインクリメントされて信号ＲＤ
ＹＲが表明され、これによってメモリ１０からワードを
例えば書込み信号と同じ速度で読出すための読出し信号
Ｒの連続的な表明がなされる。最初に入力順位「２」か
つ出力順位「１」のワードが読出され、数Ｎが１にセッ
トされ、次いで、入力順位「１」かつ出力順位「２」の
ワードが読出され、数Ｎがリセットされて信号ＲＤＹＲ
がディスエーブルとなる。
【００２７】入力順位「４」かつ出力順位「３」のワー
ドがメモリ１０に書込まれると、数Ｎが２だけインクリ
メントされる。このインクリメントは、図２の例では、
入力順位「１」かつ出力順位「２」のワードが読出され
ることにより数Ｎがゼロとなっているときに起こる。イ
ンクリメントによって信号ＲＤＹＲが再び表明されワー
ドの読出しが再開される。
【００２８】入力順位「４」かつ出力順位「３」のワー
ドが読出されて数Ｎが１となり、次いで入力順位「３」
かつ出力順位「４」のワードが読出される。その間に入
力順位「５」かつ出力順位「５」のワードが書込まれて
おり数Ｎが１だけインクリメントされている。入力順位
「３」かつ出力順位「４」のワードが読出されるときに
数Ｎは１となり、入力順位「５」かつ出力順位「５」の
ワードが読出されるときに数Ｎがゼロとなって信号ＲＤ
ＹＲがディスエーブルとなる。
【００２９】このパケットの最後のワードである入力順
位「８」かつ出力順位「６」のワードが書込まれる際
に、数Ｎは３だけインクリメントされる。次いで、信号
ＲＤＹＷがディスエーブルとなり信号ＲＤＹＲが表明さ
れる。入力順位「８」、「６」及び「７」（かつそれぞ
れ出力順位「７」、「８」及び「６」）のワードが連続
的に読出され、数Ｎが２、次いで１、最後には０とな
る。
【００３０】入力順位「６」かつ出力順位「８」のワー
ドが読出されると、メモリ１０は空となる。これにより
信号ＲＤＹＷが再び表明され、８ワードの新しいパケッ
トが書込み可能となる。
【００３１】本発明による再編成回路の待ち時間（即
ち、パケットの書込みの終端とパケットの読出しの終端
との間の差）が、インクリメント値Ｘの最大値に対応す
る３読出しサイクルであることが観察できる。
【００３２】もちろん、本発明による再編成回路は、デ
コーダ１８の復号化機能及び制御回路１２の読出しアド
レス（ＲＡ）発生機能を定めるバスＦＣＴ（図１）によ
って選択される数種類の再編成を実行するように実現可
能である。
【００３３】本発明による再編成回路は、ＭＰＥＧ（Ｍ
ｏｖｉｎｇ Ｐｉｃｔｕｒｅｓ Ｅｘｐｅｒｔｓ Ｇｒ
ｏｕｐ）標準による画像ブロックを符号化又は復号化す
るためのフィルタリングにおいて特に利用価値がある。
この種の符号化又は復号化回路において、データは、１
６×１６画素の画像ブロックに対応するマクロブロック
（ＭＢ）の形に配列される。
【００３４】図３は、４：２：０と参照される、ＭＰＥ
Ｇマクロブロックのフォーマット例を表わしている。こ
のＭＰＥＧマクロブロックは、８×８画素の４つのブロ
ックＹ0 〜Ｙ3 から構成される輝度ブロックと、８×８
画素の２つのブロックＵ及びＶから構成される色差ブロ
ックとを含んでいる。４：２：２と参照される他のフォ
ーマットでは、色差ブロックが８×１６画素の２つのブ
ロックを含んでいる。フォーマット４：２：０のマクロ
ブロックは、３８４の１バイト画素のパケットから構成
されている。
【００３５】図４は、マクロブロックをフィルタリング
するためのＭＰＥＧ符号化回路の一部を概略的に示して
いる。符号化されたマクロブロックＭＢc は、離散コサ
イン逆変換（ＤＣＴ-1）回路２０に供給される。
【００３６】ＤＣＴ-1回路２０の出力は、加算器２２に
よっていわゆる半画素フィルタ２４の出力に加算され、
再構築されたマクロブロックＭＢr を出力する。フィル
タ２４は、その前に再構築された画像内で検出されたい
わゆる予測マクロブロックＭＢp を受け取る。フィルタ
２４への画素の到着順序は、ＤＣＴ-1回路からの対応す
る画素の出力順序とは異なっている。このため、本発明
の再編成回路であることが有利である再編成回路２６を
フィルタ２４の出力側に設けねばならないのである。書
込み信号Ｗ及び信号ＲＤＹＷは、回路２６とフィルタ２
４との間で交換される。読出し信号Ｒ及び信号ＲＤＹＲ
は、回路２６とＤＣＴ-1回路２０との間で交換される。
【００３７】フィルタ２４及びＤＣＴ-1回路２０から供
給されるデータは、各々が１対の画素に対応している１
６ビットワードである。
【００３８】さらに、ＤＣＴ-1回路は、フィルタ２４に
供給される予測ブロックがインタレース（ノンプログレ
ッシブ）形式であるか又はプログレッシブ（ノンインタ
レース）形式であるかにかかわらず、インタレース形式
又はプログレッシブ形式のどちらかであるマクロブロッ
クを供給する。従って、バスＦＣＴによって選択される
４種類の再編成の可能性が存在する。
【００３９】図５Ａ〜図５Ｄは、これら４種類の再編成
の各例を示している。これらの図は、再編成回路のメモ
リ１０に書込まれたマクロブロックの１対の画素に伴う
インクリメント値Ｘのテーブルを表わしている。
【００４０】図５Ａは、マクロブロックがフィルタ２４
からプログレッシブ形式で供給されかつ加算器２２にも
プログレッシブ形式で供給される場合のマクロブロック
再編成を示している。
【００４１】フィルタ２４から供給される画素対は、ま
ず輝度ブロックＹを次いで色差ブロックＵ及びＶをトッ
プからボトムへかつ左から右へスキャニングすることに
よって、例えば１６対の画素の列で到着する。より正確
には、輝度ブロックＹはブロックＹ0 の１つの列及びブ
ロックＹ2 の１つの列が交番して到着し、ブロックＹ0
及びＹ2 が全て到着すると、次にブロックＹ1 の１つの
列及びブロックＹ3 の１つの列が交番して到着する。色
差ブロックＵ及びＶは、Ｕ画素の１つの対及びＶ画素の
１つの対が交番して到着する。これら画素対は、再編成
回路内にそれらの到着順序で書込まれる。
【００４２】これら画素対は、各ブロックＹ0 、Ｙ1 、
Ｙ2 、Ｙ3 、Ｕ及びＶを連続的にかつ完全に出力するべ
く、特に矢印で示されているように例えば８対の画素の
列でトップからボトムへかつ左から右へと読出される。
【００４３】図５Ａにおいて、Ｘの最高値が５７である
ことに注目すべきである。これは、この例では再編成回
路の待ち時間が１９２個の書込まれた画素対について５
７読出しサイクルであることを意味している。
【００４４】図５Ｂは、マクロブロックがフィルタ２４
からプログレッシブ形式で供給されるが加算器２２がイ
ンタレース形式のマクロブロックを受け取る場合のマク
ロブロック再編成を示している。画素対は、上述した場
合と同様に再編成回路２６に書込まれる。
【００４５】これら画素対は、連続するブロックＹ0 、
Ｙ1 、Ｙ2 及びＹ3 の奇数行の画素対を、次いで連続す
るブロックＹ0 、Ｙ1 、Ｙ2 及びＹ3 の偶数行の画素対
を出力するべく読出される。色差ブロックは、図５Ａの
場合と同様に読出される。
【００４６】この場合の待ち時間は、６４読出しサイク
ルである。
【００４７】図５Ｃは、フィルタ２４がインタレース形
式のマクロブロックを供給し、加算器２２にプログレッ
シブ形式のマクロブロックが供給される場合のマクロブ
ロック再編成を示している。
【００４８】フィルタ２４から供給される画素対は、ま
ず奇数の輝度ブロック（Ｙ0(1)からＹ3(1)）を、偶数の
輝度ブロック（Ｙ0(2)からＹ3(2)）を、奇数の色差ブロ
ック（Ｕ(1) 及びＶ(1) ）を、最後の偶数の色差ブロッ
ク（Ｕ(2) 及びＶ(2) ）をトップからボトムへかつ左か
ら右へスキャニングすることによって、８対の画素の列
で到着する。(1) を付与された奇数ブロックは、対応す
る完全なブロックにおける奇数行の画素対のみを含んで
いる。(2) を付与された偶数ブロックは、対応する完全
なブロックにおける偶数行の画素対のみを含んでいる。
奇数及び偶数ブロック（輝度及び色差）の各々は、各奇
数又は偶数ブロックがその列に４対のみの画素を含む点
を除いて、図５Ａの対応する完全なブロックの場合と同
様に到着する。
【００４９】これら画素対は、各ブロックＹ0 、Ｙ1 、
Ｙ2 、Ｙ3 、Ｕ及びＶを連続的に出力するべく８対の画
素の列で読出される。図５Ｃにおいて、読出し順序が丸
付数字で表されている。例えば、ブロックＹ0 の第１列
を再構築するために、第１から第４の画素対がブロック
Ｙ0(1)及びＹ0(2)に交互に読出される。ブロックＵ及び
Ｖも同様に再構築される。
【００５０】この場合、再編成回路の待ち時間は、５８
読出しサイクルである。
【００５１】図５Ｄは、フィルタ２４がインタレース形
式のマクロブロックを供給し、これが加算器２２にイン
タレース形式で供給される場合のマクロブロック再編成
を示している。
【００５２】ブロックは、図５Ｃに関連して述べたもの
と同様に再編成回路に書込まれ、同じ順序で読出され
る。この場合、再編成回路は実際には不要である。全て
のインクリメント値Ｘは１であり、待ち時間は１読出し
サイクルである。
【００５３】ＭＰＥＧ処理回路のこの例において再編成
回路は、通常の場合と同様に、前のパケットが読出され
ていない限り、データの新しいパケット（即ち、新しい
マクロブロック）が書込まれることを防止する。従っ
て、データは連続的な流れとして再編成回路へ供給され
ない。
【００５４】この問題を解決する従来の方法は、再編成
回路の前に、この再編成回路の待ち時間の間に書込まれ
るワード数に相当する容量を有するバッファを設けるこ
とである。
【００５５】ＭＰＥＧ処理は、書込まれた画素を連続的
な流れで処理するように並列接続された２つの本発明の
再編成回路を用いると特に好適である。例えば、第１の
回路が輝度ブロックＹ0 〜Ｙ3 を再編成し、第２の回路
が色差ブロックＵ及びＶを再編成する。輝度ブロック及
び色差ブロックがはっきりと弁別したパケットに対応し
ているので（即ち、色差画素は入力においても出力にお
いても輝度画素に混合されないので）、これは実現が容
易である。これにより、使用されたメモリがマクロブロ
ックに対応することとなる。従って、バッファメモリを
付加することによってこのメモリの容量を増大させる必
要がなくなる。
【００５６】図６は、ＭＰＥＧ画像処理に適用される本
発明の再編成回路で使用されるべきデュアルポートメモ
リの非常に有効な態様を示している。このメモリは、各
々がファーストイン／ファーストアウト（ＦＩＦＯ）型
でありかつ１６ビットの１６ワードである１２個のバッ
ファメモリを含んでいる。書込みバスＤＷが全てのＦＩ
ＦＯメモリの入力に接続されており、読出しバスＤＲが
全てのＦＩＦＯメモリの出力に接続されている。書込み
アドレスバスＷＡは、例えば書込みモードで各々が１つ
のＦＩＦＯを選択する１２のラインを含んでおり、読出
しアドレスバスＲＡは、例えば読出しモードで各々が１
つのＦＩＦＯを選択する１２のラインを含んでいる。
【００５７】各ＦＩＦＯは、各々がマクロブロックの８
×８画素ブロックである奇数の画素対又は偶数の画素対
を格納するようになされている。この方法によれば、非
常に単純なアドレス指定モード及び安価なデュアルポー
トメモリ構造を用いることにより、前述した４種類の各
場合について、正しい読出し順序で画素対を出力するこ
とができる。
【００５８】本発明の少なくとも１つの実施例について
の以上の記載から、当業者は、種々の変更、修正及び改
良を容易に行うことができるであろう。このような変
更、修正及び改良は、本発明の精神及び範囲に含まれる
べきものである。従って以上述べた実施例は単なる例示
であり、本発明の範囲を示すものではない。即ち本発明
は、特許請求の範囲及びその均等物にのみ限定されるべ
きものである。
【図面の簡単な説明】
【図１】本発明によるデータ再編成回路の実施例を概略
的に示すブロック図である。
【図２】図１の回路の動作を説明するタイミング図であ
る。
【図３】本発明によるデータ再編成回路によって処理さ
れ得るデータを構成するデジタル画像のマクロブロック
を表わす図である。
【図４】本発明によるデータ再編成回路を挿入したＭＰ
ＥＧ標準によって圧縮された画像データの処理チェイン
を示すブロック図である。
【図５Ａ】ＭＰＥＧ標準によって圧縮された画像マクロ
ブロックを処理するべく本発明のデータ再編成回路によ
って成される４種類の再編成の１つを示す図である。
【図５Ｂ】ＭＰＥＧ標準によって圧縮された画像マクロ
ブロックを処理するべく本発明のデータ再編成回路によ
って成される４種類の再編成の１つを示す図である。
【図５Ｃ】ＭＰＥＧ標準によって圧縮された画像マクロ
ブロックを処理するべく本発明のデータ再編成回路によ
って成される４種類の再編成の１つを示す図である。
【図５Ｄ】ＭＰＥＧ標準によって圧縮された画像マクロ
ブロックを処理するべく本発明のデータ再編成回路によ
って成される４種類の再編成の１つを示す図である。
【図６】ＭＰＥＧ復号化の分野で特に有効であるデュア
ルアクセスメモリの一態様を示すブロック図である。
【符号の説明】
１０ デュアルアクセスメモリ １２ 制御回路 １２−１ 書込みカウンタ １４ レジスタ １６ 加算器 １８ デコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 7/00 311 H04N 5/907 H04N 7/24 H04N 7/32

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 各ワードが第１の所定順序における該ワ
    ードの位置に対応する入力順位と第２の所定順序におけ
    る該ワードの位置に対応する出力順位とを有している場
    合に、データの該ワードを該第１の所定順序から該第２
    の所定順序へ再編成する方法であって、 デュアルポートメモリ（１０）に前記ワードを前記第１
    の所定順序で書込むステップと、 前記デュアルポートメモリにワードが書込まれる毎に、
    レジスタ（１４）の内容を前記ワードの入力順位に対応
    するインクリメント値（Ｘ）だけインクリメントするス
    テップと、 前記レジスタの内容がゼロではない場合のみ、前記デュ
    アルポートメモリから前記第２の所定順序で前記ワード
    を読出すステップと、 前記デュアルポートメモリからワードが読出される毎に
    前記レジスタの内容をディクリメントするステップとを
    含んでおり、 各ワードは、該ワードの入力順位と出力順位との差がゼ
    ロでない場合は該差と１とを加算した値に等しくかつ該
    差が負の場合はゼロに等しい最適インクリメント値（Ｘ
    ｏｐｔ）を有しており、前記インクリメント値（Ｘ）
    は、該ワードのインクリメント値（Ｘ）と前記第１の所
    定順序においてこれに先行するワードのインクリメント
    値（Ｘ）との和が、該ワードの最適インクリメント値
    （Ｘｏｐｔ）と前記第１の所定順序においてこれに先行
    するワードの最適インクリメント値（Ｘｏｐｔ）との和
    以下となる値に設定されていることを特徴とするデータ
    再編成方法。
  2. 【請求項２】 前記デュアルポートメモリへのワードの
    パケットの書込みが終了した時点と該デュアルポートメ
    モリからのこのパケットの読出しが終了する時点との間
    は、ワードの書込みを禁止するステップを含むことを特
    徴とする請求項１に記載のデータ再編成方法。
  3. 【請求項３】 各ワードが第１の所定順序における該ワ
    ードの位置に対応する入力順位と第２の所定順序におけ
    る該ワードの位置に対応する出力順位とを有している場
    合に、データの該ワードを該第１の所定順序から該第２
    の所定順序へ再編成する回路であって、 第１のバス（ＤＷ、ＷＡ）により前記第１の所定順序で
    ワードが書込まれるべくかつ第２のバス（ＤＲ、ＲＡ）
    により前記第２の所定順序で該ワードを読出されるべく
    システムに結合したデュアルポートメモリ（１０）と、 当該レジスタの内容がゼロではない場合のみ前記デュア
    ルポートメモリからのワードの読出しを許可するレジス
    タ（１４）と、 前記デュアルポートメモリからワードが読出される毎に
    前記レジスタの内容をディクリメントする回路と、 前記ワードの入力順位に対応するインクリメント値
    （Ｘ）を供給すべく前記第１のバス上に存在するアドレ
    スをデコードするデコーダ（１８）と、 前記デュアルポートメモリにワードが書込まれる毎に、
    前記インクリメント値（Ｘ）を前記レジスタの内容に加
    算する加算器（１６）とを含んでおり、 各ワードは、該ワードの入力順位と出力順位との差がゼ
    ロでない場合は該差と１とを加算した値に等しくかつ該
    差が負の場合はゼロに等しい最適インクリメント値（Ｘ
    ｏｐｔ）を有しており、前記インクリメント値（Ｘ）
    は、該ワードのインクリメント値（Ｘ）と前記第１の所
    定順序においてこれに先行するワードのインクリメント
    値（Ｘ）との和が、該ワードの最適インクリメント値
    （Ｘｏｐｔ）と前記第１の所定順序においてこれに先行
    するワードの最適インクリメント値（Ｘｏｐｔ）との和
    以下となる値に設定されていることを特徴とするデータ
    再編成回路。
  4. 【請求項４】 前記デュアルポートメモリヘワードが書
    込まれる毎にインクリメントされかつワードのパケット
    の各読出しの終了時点でリセットされる書込みカウンタ
    （１２−１）と、前記書込みカウンタの内容がパケット
    内のワード数に等しい間は書込みを禁止する回路とを含
    むことを特徴とする請求項３に記載のデータ再編成回
    路。
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