JP3307822B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像情報のデコー
ド処理に好適に使用される画像処理装置に関するもので
ある。

【０００２】

【従来の技術】動画像データの圧縮及び伸張に関する国
際標準として、ＩＳＯ／ＩＥＣのワーキング・グループ
の名をとって一般にＭＰＥＧ（Moving Picture Image C
odingExperts Group ）と呼ばれる国際標準が知られて
いる。動画像データを再生するためのＭＰＥＧデコーダ
は、可変長復号器（Variable Length Decoder ：ＶＬ
Ｄ）と、逆量子化器（Inverse Quantizer ：ＩＱ）と、
逆離散コサイン変換器（Inverse Discrete Cosine Tran
sformer ：ＩＤＣＴ）と、動き補償器（Motion Compens
ator：ＭＣ）とで構成されたデータ処理部を主な構成要
素とする。ＭＰＥＧデコーダは、動き補償や、インター
レース変換のために複数のフレームメモリをも必要とす
る。

【０００３】ＭＰＥＧは、動き補償用に時間的に前の画
像と、後の画像との２フレームを使用することが大きな
特徴となっている。一方、もし全ての画像に動き補償を
用いるとエラーの伝搬や、特殊再生などの問題があるた
め、Ｉ（Intra-coded ）ピクチャ、Ｐ（Predictive-cod
ed）ピクチャ及びＢ（Bidirectionally predictive-cod
ed）ピクチャが導入されている。Ｉピクチャ、すなわち
コーディングタイプＩのピクチャは、全く他の画像を参
照しない。Ｐピクチャ、すなわちコーディングタイプＰ
のピクチャは、時間的に前のフレームからの動き補償の
みを行なう。Ｂピクチャ、すなわちコーディングタイプ
Ｂのピクチャは、時間的に前のフレームと、後のフレー
ムとから双方向の動き補償を行なう。Ｂピクチャは、他
のフレームのデコードの際の参照フレームとして使用さ
れることはない。

【０００４】それぞれのコーディングタイプの予測の様
子について説明する。Ｉ０，Ｐ３，Ｂ１，Ｂ２の順で入
力ピクチャのビットストリームがＭＰＥＧデコーダに与
えられるものとする。Ｐ３はＩ０から動き補償され、Ｂ
１はＩ０及びＰ３から動き補償され、Ｂ２はＩ０及びＰ
３から動き補償される。表示は、Ｉ０，Ｂ１，Ｂ２，Ｐ
３の順番でなされる。このようにＭＰＥＧデコーダで
は、デコードの順番と表示の順番とが一致していないた
め、ＭＰＥＧデコーダの中で順番を変化させる必要があ
る。また、Ｂ１，Ｂ２のデコードにはＩ０，Ｐ３の画像
２フレームのデータが必要となるため、動き補償用とし
て画像２フレーム分のフレームメモリが必要となる。こ
のため、ＭＰＥＧデコーダは、動き補償の参照用に２フ
レームを必要とする。

【０００５】次に、ＭＰＥＧの画素単位でのデコードの
順番と、画像出力される際の画素単位での順番について
説明する。テレビジョンなどでは、最初は偶数ラインの
み出力し、次に奇数ラインのみを出力するというように
１ライン飛ばしで左上から右下という順番で画素の出力
が行なわれる。この偶数ラインのみの部分をトップフィ
ールド、奇数ラインのみをボトムフィールドと呼ぶ。イ
ンターレース出力は、まずトップフィールドを左上から
右下の順番で出力し、次にボトムフィールドを左上から
右下の順番で出力するものであるということができる。

【０００６】画像データは２次元であり、空間的に近い
位置のデータは相関が高いと考えられるが、インターレ
ース出力の場合、例えばトップフィールドのある１ライ
ンを考えると、その１ライン上はボトムフィールドに属
することになる。つまり、１ライン上の画素は、空間的
には非常に近いが、時間的には離れていることになる。
そこで、もし動きが激しい場合は１ライン上よりも時間
的に近い２ライン上との相関の方が高い場合がありう
る。このような場合を想定して、ＭＰＥＧでは画素単位
のデコードの順番としては大きく分けて、フレーム構造
と、フィールド構造との２種類の順番がある。

【０００７】また、ＭＰＥＧでは１６×１６画素を１つ
のマクロブロックと呼ばれる基本単位としてデコードを
行なうようになっている。マクロブロックは左から右と
いう順番でデコードされていくが、ここで例えば画像の
一番上部の１ラインの一番右の画素は、その画面の一番
右のマクロブロックの中に含まれている。一方、一番右
のマクロブロックのデコードが終了すると、結果として
１６ラインのデータがデコードされていることになる。
よって、ＭＰＥＧでは、１６ライン分のデータは、ほぼ
同時にデコードが終了する。

【０００８】フレーム構造の場合には、画像１フレーム
のデータがそのまま縦１６画素、横１６画素のマクロブ
ロックを構成して、そのマクロブロック毎にデコードさ
れていく。よって、トップフィールドとボトムフィール
ドとがほぼ同時にデコードされる。したがって、画像出
力の順序とはまったく一致しないため、順序変換が必要
となる。

【０００９】フィールド構造の場合には、画像フレーム
をトップフィールドとボトムフィールドとに分割し、そ
れぞれのフィールドで縦１６画素、横１６画素のマクロ
ブロックを構成し、そのマクロブロック毎にデコードさ
れていく。この場合、１マクロブロックは、トップフィ
ールドのみ、あるいはボトムフィールドのみであり、ト
ップフィールドのデータを全てデコードした後にボトム
フィールドのデータがデコードされる。この場合は画像
出力とおおむね一致する順番になっているが、デコード
の順序は、マクロブロック単位で行なわれるので、画像
出力の順序と完全には一致していない。

【００１０】画像出力は、トップフィールド、ボトムフ
ィールドの順番で行なわれる。トップフィールドの最終
８ラインを出力開始する時点に注目すると、この最終８
ライン出力開始前には、その画像フレームの最後の１６
ライン分のマクロブロックのデコードを終了していなけ
ればならない。なぜなら、最終８ラインの中の最も右の
１６画素は、その画像の一番最後のマクロブロックをデ
コードして始めて値が確定するからである。よって、上
記の時点にはボトムフィールド、トップフィールドとも
デコードが完了していなければならない。一方、この時
点以降には、トップフィールド８ラインと、ボトムフィ
ールド全てを順に出力していかなければならないが、こ
のデータは既にデコードされている。よって、このトッ
プフィールド８ラインと、ボトムフィールドのデータ全
てとをフレームメモリに記憶しておかなければ、データ
が出力される前に消えてしまい、画像出力がなされなく
なってしまう。つまり、ボトムフィールドのデータ全て
とトップフィールドの８ライン分とのデータ量を記憶す
るだけの約半フレームの容量を持つフレームメモリが必
要となる。

【００１１】以上まとめると、動き補償を行なうために
２フレーム分のメモリを必要とし、更にインターレース
変換を行なうために約半フレーム分のメモリを必要とす
る。つまり、計約２．５フレーム分のメモリが最低限必
要となる。

【００１２】石渡俊一ほか「ＭＰＥＧ２デコーダＬＳＩ
の開発−−効率的なメモリ割り当て」，１９９４年電子
情報通信学会春季大会講演論文集，Ｃ−６５９，１９９
４年３月には、インターレース変換用に１．５フレーム
分のメモリを使用するＭＰＥＧデコーダの例が記載され
ている。

【００１３】

【発明が解決しようとする課題】上記従来のＭＰＥＧデ
コーダは、インターレース変換用に１．５フレーム分の
メモリを必要とするため、ＭＰＥＧデコーダがコスト高
になるという問題があった。上記のとおり原理的にはイ
ンターレース変換用に約半フレーム分のメモリで十分で
あることを考えると、改善の余地がある。

【００１４】本発明の目的は、ＭＰＥＧデコーダが有す
るフレームメモリの容量を削減することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明では次の点に着目した。すなわち、Ｂピクチ
ャは画像出力を終えるともう使用されることはないとい
う点と、現在デコード中のマクロブロックの領域がいつ
出力されるかを入力ピクチャの付加情報の部分の解析に
よって予測できるという点とに着目したものである。

【００１６】具体的には、請求項１の発明に係る画像処
理装置は、複数個の各々スロット番号で区別されるスロ
ットを有するデータメモリと、スロット番号を記憶する
ためのスロット管理メモリと、該スロット管理メモリに
記憶されたスロット番号を用いてデータメモリの読み書
きを制御するための制御部とを備えた構成を採用したも
のであって、前記制御部は、データメモリの書き込みの
際に既にスロット管理メモリに記憶されているスロット
番号を当該書き込みの際に用い、データメモリの読み出
しのために、該データメモリの書き込みの際に用いたス
ロット番号をスロット管理メモリの別の位置に書き込む
こととしたものである。

【００１７】請求項２の発明では、請求項１の発明にお
いて、前記制御部は、データメモリの書き込みの際に用
いられるスロット番号のスロット管理メモリ中の記憶位
置を指定するための書き込みポインタと、データメモリ
の読み出しの際に用いられるスロット番号のスロット管
理メモリ中の記憶位置を指定するための読み出しポイン
タとを有し、該書き込みポインタ及び読み出しポインタ
は、データメモリ中のあるスロットの読み出しが行なわ
れた直後に該スロットの書き込みが行なわれるように更
新されることとした。

【００１８】請求項３の発明では、請求項１の発明にお
いて、前記データメモリはＢピクチャの格納に使用され
るメモリであるものとした。

【００１９】請求項４の発明では、請求項１の発明にお
いて、前記データメモリの各スロットは８ライン分の容
量を有することとした。

【００２０】請求項５の発明では、請求項４の発明にお
いて、前記制御部は２つのスロット番号を用いてデータ
メモリの書き込みを制御することとした。

【００２１】請求項６の発明では、請求項４の発明にお
いて、前記データメモリはＢピクチャの格納に使用され
るメモリであって、前記制御部は、該Ｂピクチャがフレ
ーム構造を有する場合には、該Ｂピクチャを構成するト
ップフィールド及びボトムフィールドの各々のデータ単
位がそれぞれデータメモリに書き込まれるように、２つ
のスロット番号を用いてデータメモリの書き込みを制御
することとした。

【００２２】請求項７の発明では、請求項６の発明にお
いて、前記制御部は、読み出しポインタがトップフィー
ルドのデータの読み出しからボトムフィールドのデータ
の読み出しまでに変化する分だけ、前記２つのスロット
番号を離してスロット管理メモリに書き込むこととし
た。

【００２３】請求項８の発明では、請求項４の発明にお
いて、前記データメモリはＢピクチャの格納に使用され
るメモリであって、前記制御部は、該Ｂピクチャがフィ
ールド構造を有する場合には、該Ｂピクチャを構成する
上半及び下半データ単位がそれぞれデータメモリに書き
込まれるように、２つのスロット番号を用いてデータメ
モリの書き込みを制御することとした。

【００２４】請求項９の発明では、請求項８の発明にお
いて、前記制御部は、読み出しポインタが上半分及び下
半分のフィールドのデータを、連続して読み出せるよう
に、各々２つのスロット番号をスロット管理メモリに書
き込むこととした。

【００２５】請求項１０の発明では、請求項１の発明に
おいて、前記データメモリはＢピクチャの格納専用メモ
リであって、前記画像処理装置は第１及び第２のメモリ
を更に備え、該第１及び第２のメモリはＩピクチャ又は
Ｐピクチャの格納に交互に使用されることとした。

【００２６】請求項１１の発明に係る画像処理方法は、
ピクチャを含むビットストリームをデコードするステッ
プと、該デコードの結果を書き込みポインタで指定され
たスロット管理メモリのスロット番号に対応するデータ
メモリの格納位置へ書き込むステップと、読み出しポイ
ンタで指定された前記スロット管理メモリのスロット番
号に対応する前記データメモリの格納位置から前記デコ
ードの結果を読み出すステップとを備え、ピクチャの付
加情報がフレーム構造を指示する場合には書き込みの際
に使用された２つのスロット番号が前記スロット管理メ
モリ内部の互いに離れた格納位置に書き込まれ、ピクチ
ャの付加情報がフィールド構造を指示する場合には書き
込みの際に使用された２つのスロット番号が前記スロッ
ト管理メモリ内部の互いに隣接する格納位置に書き込ま
れることとしたものである。

【００２７】請求項１２の発明では、請求項１１の発明
において、前記データメモリの各スロットはデコードの
処理単位のライン数の半分に相当するライン数分の容量
を有するものとした。

【００２８】

【発明の実施の形態】以下、動画像データのリアルタイ
ム再生処理を実現するためのＭＰＥＧデコーダの具体例
について、図面を参照しながら説明する。

【００２９】図１は、本発明のＭＰＥＧデコーダの構成
を示している。図１のＭＰＥＧデコーダ１０は、各々１
フレーム分の画像データを記憶するための第１のフレー
ムメモリ（ＦＭ０）１１及び第２のフレームメモリ（Ｆ
Ｍ１）１２と、Ｂピクチャのインターレース変換のため
の第３のフレームメモリ（ＦＭ２）１３とを備えてい
る。これら３つのフレームメモリ１１，１２，１３は、
それぞれ複数個のスロットに分割されている。ＭＰＥＧ
デコーダ１０は、第３のフレームメモリ（ＦＭ２）１３
の複数個のスロット番号を記憶するためのスロット管理
メモリ（ＳＭ）１４と、入力ピクチャＩＮのデコードを
行ない画像データを３つのフレームメモリ１１，１２，
１３のいずれかに書き込むためのデコード部１５と、３
つのフレームメモリ１１，１２，１３のいずれかからデ
ータを読み出して出力ピクチャＯＵＴを供給するための
出力部１６と、スロット管理メモリ（ＳＭ）１４を参照
して書き込みスロット番号ＷＳ１，ＷＳ２及び読み出し
スロット番号ＲＳ１，ＲＳ２を供給するための制御部１
７とを更に備えている。図１において、２１はアドレス
バス、２２はデータバスである。

【００３０】図２は、第１のフレームメモリ（ＦＭ０）
１１の内部構成を示している。第１のフレームメモリ
（ＦＭ０）１１は、０から２Ｎ−１まで番号付けられた
２Ｎ個のスロットで構成されている。ここに、ＮはＭＰ
ＥＧデコーダ１０がデコードを行なう画像サイズに依存
している量であり、例えばＮＴＳＣ（National Televis
ion System Committee）の画像ではＮが３０となる。そ
れぞれのスロットは、画像８ライン分を記憶するだけの
容量を持っている。つまり、第１のフレームメモリ（Ｆ
Ｍ０）１１は、４８０ライン分のデータ、すなわちＮＴ
ＳＣの画像１フレーム分のデータを記憶することができ
る。

【００３１】図３は、第２のフレームメモリ（ＦＭ１）
１２の内部構成を示している。第２のフレームメモリ
（ＦＭ１）１２も、第１のフレームメモリ（ＦＭ０）１
１と同様に、０から２Ｎ−１まで番号付けられた２Ｎ個
のスロットで構成されている。それぞれのスロットは、
画像８ライン分を記憶するだけの容量を持っている。

【００３２】図４は、第３のフレームメモリ（ＦＭ２）
１３の内部構成を示している。第３のフレームメモリ
（ＦＭ２）１３は、０からＮ＋３まで番号付けられたＮ
＋４個のスロットで構成されている。それぞれのスロッ
トは、画像８ライン分を記憶するだけの容量を持ってい
る。

【００３３】図５は、スロット管理メモリ（ＳＭ）１４
の内部構成を示している。スロット管理メモリ（ＳＭ）
１４は、アドレス０から２Ｎ＋５までの２Ｎ＋６個の記
憶場所（ワード）で構成されている。それぞれのワード
は、第３のフレームメモリ（ＦＭ２）１３の１個のスロ
ット番号を記憶するものである。

【００３４】図６は、デコード部１５の内部構成を示し
ている。デコード部１５は、ＶＬＤ３１と、ＩＱ３２
と、ＩＤＣＴ３３と、ＭＣ３４とで構成されたデータ処
理部３０を主な構成要素としている。デコード部１５
は、データ書き込み部３５と、メモリ選択レジスタ３６
と、ロウカウンタ３７とを更に備えている。

【００３５】デコード部１５は、入力ピクチャＩＮのビ
ットストリームのデコードを行ない、その結果のデータ
Ｄ１を第１のフレームメモリ（ＦＭ０）１１、第２のフ
レームメモリ（ＦＭ１）１２又は第３のフレームメモリ
（ＦＭ２）１３に書き込む役割を果たしている。また、
入力ピクチャＩＮの解析の結果、モード信号ＭＯＤＥ、
タイプ信号ＴＹＰＥ、書き込みロウ番号ＷＲＯＷを出力
する。デコードを行なう際に、第１のフレームメモリ
（ＦＭ０）１１又は第２のフレームメモリ（ＦＭ１）１
２に書き込まれているデータを動き補償用の予測画像デ
ータＤ２として参照する。Ａ１は、アドレスバス２１へ
送出されるアドレスである。第３のフレームメモリ（Ｆ
Ｍ２）１３に書き込みを行なう際には、制御部１７から
与えられる書き込みスロット番号ＷＳ１，ＷＳ２を利用
する。デコード部１５の動作タイミングは、出力部１６
からの割り込み信号ＩＮＴによって制御される。

【００３６】入力ピクチャＩＮは、コーディングタイプ
や、フレーム構造、フィールド構造といった付加情報の
部分と、画素データの部分とに分れている。付加情報の
部分は、画素データの部分より前にＶＬＤ３１に入力さ
れるようになっている。ＶＬＤ３１に入力ピクチャＩＮ
が与えられると、まず画像フレームのコーディングタイ
プ（“Ｉ”，“Ｐ”又は“Ｂ”）を示すタイプ信号ＴＹ
ＰＥと、フレーム構造（“ＦＲ”）であるかフィールド
構造（“ＦＤ”）であるかを示すモード信号ＭＯＤＥと
がＶＬＤ３１から出力される。タイプ信号ＴＹＰＥ及び
モード信号ＭＯＤＥは、その画像１フレームのデコード
が終了し、次の画像の付加情報のデコードを開始するま
では、変化しない。次に、画素データの部分の処理に入
るが、ＶＬＤ３１は、画像データ１６ライン毎に割り込
み信号ＩＮＴの受信を待つ。この動作の停止は、出力部
１６がデータを読み出す部分との同期をとるためであ
り、具体的なタイミングについては後述する。１６ライ
ンというのは、１マクロブロックに含まれる縦の画素数
の１６に対応している。１フレームの画像のデコードを
終えると、ＶＬＤ３１は、また次の画像のデコードを開
始する。

【００３７】ロウカウンタ３７は、１６ラインの単位
で、現在デコード中の１６ラインが画像のどの部分かを
示すものであり、ＶＬＤ３１によって書き換えが行なわ
れる。ロウカウンタ３７は、ＶＬＤ３１が画像１６ライ
ンをデコードし終えるつど、１づつ増加する。また、Ｖ
ＬＤ３１が付加情報をデコードしているときにはロウカ
ウンタ３７を０にする。このロウカウンタ３７の内容
は、書き込みロウ番号ＷＲＯＷとして制御部１７に出力
されるとともに、データ書き込み部３５が画素データを
メモリに書き込む際にそのスロットを決定するために用
いられる。

【００３８】ＭＣ３４で作成された最終的なデコード画
像ＭＣＰは、データ書き込み部３５によって、第１のフ
レームメモリ（ＦＭ０）１１、第２のフレームメモリ
（ＦＭ１）１２又は第３のフレームメモリ（ＦＭ２）１
３に書き込まれる。データ書き込み部３５は、書き込み
スロット番号ＷＳ１，ＷＳ２、書き込みロウ番号ＷＲＯ
Ｗ、タイプ信号ＴＹＰＥ、モード信号ＭＯＤＥ及びメモ
リ選択レジスタ３６の値ＷＱを参照してアドレスＡ１を
生成し、データＤ１をデータバス２２へ送出する。メモ
リ選択レジスタ３６の値ＷＱは、データ書き込み部３５
における書き込みフレームメモリの選択と、ＭＣ３４に
おける予測用フレームメモリの選択とに影響する。

【００３９】図７は、出力部１６の内部構成を示してい
る。出力部１６は、データ読み出し部４１と、値ＲＱを
保持するためのメモリ選択レジスタ４２と、読み出しロ
ウ番号ＲＲＯＷを供給するためのロウカウンタ４３と、
ボーダーカラー信号ＢＣＬを保持するためのボーダーカ
ラーレジスタ４４とで構成されている。データ読み出し
部４１は、第１のフレームメモリ（ＦＭ０）１１、第２
のフレームメモリ（ＦＭ１）１２又は第３のフレームメ
モリ（ＦＭ２）１３に書き込まれたデコードデータＤ３
を読み出し、出力ピクチャＯＵＴを供給する。Ａ２は、
アドレスバス２１へ送出されるアドレスである。また、
データ読み出し部４１は、他のブロックの動作タイミン
グをコントロールするための割り込み信号ＩＮＴを出力
する。データ読み出し部４１がデータを読み出す位置
は、デコード部１５からのタイプ信号ＴＹＰＥと、制御
部１７からの読み出しスロット番号ＲＳ１，ＲＳ２とに
よって決定される。

【００４０】出力部１６は、３つのフレームメモリ１
１，１２，１３のいずれかから読み出したデータを正し
いタイミングで外部に出力する役割を持っている。出力
ピクチャＯＵＴには、垂直帰線区間と、実際に画像出力
を行なうアクティブ期間とがある。最初の垂直帰線区間
に続くアクティブ期間にはトップフィールドのデータ
が、次のアクティブ期間にはボトムフィールドのデータ
がそれぞれ出力される。出力部１６は、垂直帰線区間開
始時や、１６ライン分のデータの出力を開始する際に、
割り込み信号ＩＮＴを出力する。この割り込み信号ＩＮ
Ｔは、該割り込み信号ＩＮＴを出したときが垂直帰線区
間の開始であるかどうか、また現在画像１フレームのど
の部分を出力しているかといった情報を含んでいる。

【００４１】図８は、制御部１７の内部構成を示してい
る。制御部１７は、各々スロット管理メモリ（ＳＭ）１
４のアドレスを保持するための書き込みポインタ（Ｍ
１）５１及び読み出しポインタ（Ｍ２）５３と、デコー
ド部１５がデータを書き込むスロットを指定するための
第１のスロット番号指定部５２と、出力部１６がデータ
を読み出すスロットを指定するための第２のスロット番
号指定部５４と、スロット管理メモリ（ＳＭ）１４を制
御するためのメモリ制御部５５とから構成されている。
６１はアドレスバス、６２はデータバス、Ａはスロット
管理メモリ（ＳＭ）１４へ供給されるアドレス、Ｄはデ
ータバス６２の上のデータ（スロット番号）である。ス
ロット管理メモリ（ＳＭ）１４と、メモリ制御部５５
と、書き込みポインタ（Ｍ１）５１と、読み出しポイン
タ（Ｍ２）５３と、第１及び第２のスロット番号指定部
５２，５４とは、Ｂピクチャのインターレース変換の際
のメモリ管理を行なっている。

【００４２】第１のスロット番号指定部５２は、書き込
みポインタ（Ｍ１）５１が指し示すスロット管理メモリ
（ＳＭ）１４のアドレスからスロット番号を２個取り出
し、デコード部１５に書き込みスロット番号ＷＳ１，Ｗ
Ｓ２として供給する。この出力のタイミングは、出力部
１６からの割り込み信号ＩＮＴと、デコード部１５から
のタイプ信号ＴＹＰＥとに基づいている。

【００４３】メモリ制御部５５は、書き込みポインタ
（Ｍ１）５１をアドレスとしてスロット管理メモリ（Ｓ
Ｍ）１４から２個のスロット番号を取り出し、それらの
スロット番号をスロット管理メモリ（ＳＭ）１４の別ア
ドレスに書き込む。取り出した２個のスロット番号は、
書き込みスロット番号ＷＳ１，ＷＳ２と一致している。
別アドレスは、書き込みポインタ（Ｍ１）５１、モード
信号ＭＯＤＥ、書き込みロウ番号ＷＲＯＷから計算され
るものである。この動作のタイミングは、出力部１６か
らの割り込み信号ＩＮＴと、デコード部１５からのタイ
プ信号ＴＹＰＥとに基づいている。スロット管理メモリ
（ＳＭ）１４への書き込みが終了し、かつ第１のスロッ
ト番号指定部５２がデコード部１５に書き込みスロット
番号ＷＳ１，ＷＳ２を指定した後に、メモリ制御部５５
は、書き込みポインタ（Ｍ１）５１を２だけ増加させ
る。

【００４４】第２のスロット番号指定部５４は、読み出
しポインタ（Ｍ２）５３が指し示すスロット管理メモリ
（ＳＭ）１４のアドレスからスロット番号を２個取り出
し、出力部１６に読み出しスロット番号ＲＳ１，ＲＳ２
として供給する。その後、第２のスロット番号指定部５
４は、読み出しポインタ（Ｍ２）５３を２だけ増加させ
る。この動作のタイミングは、出力部１６からの割り込
み信号ＩＮＴと、デコード部１５からのタイプ信号ＴＹ
ＰＥとに基づいている。

【００４５】次に、書き込みフレームメモリの選択及び
動き補償用の参照フレームメモリの選択について説明す
る。これらのメモリ選択は、画像１フレームの付加情報
をデコードした時点で決定され、以下その画像１フレー
ムのデコードが終了するまでは同一のメモリを使用す
る。メモリ選択レジスタ３６の値ＷＱは“０”又は
“１”をとることができ、その初期値は“０”である。
ＶＬＤ３１からのタイプ信号ＴＹＰＥに従って、次のよ
うに動作が切り換えられる。

【００４６】まず、ＴＹＰＥ＝“Ｉ”の場合を説明す
る。データ書き込み部３５は、ＷＱ＝“０”ならば第１
のフレームメモリ（ＦＭ０）１１を、ＷＱ＝“１”なら
ば第２のフレームメモリ（ＦＭ１）１２をそれぞれ書き
込みフレームメモリとして選択する。そのＩピクチャの
書き込みが終了すると、次のピクチャをデコードする前
に、メモリ選択レジスタ３６の値ＷＱが更新される。す
なわち、ＷＱ＝“０”ならば“１”に、ＷＱ＝“１”な
らば“０”にそれぞれ更新される。なお、動き補償は行
なわれない。

【００４７】ＴＹＰＥ＝“Ｐ”の場合を説明する。デー
タ書き込み部３５は、ＷＱ＝“０”ならば第１のフレー
ムメモリ（ＦＭ０）１１を、ＷＱ＝“１”ならば第２の
フレームメモリ（ＦＭ１）１２をそれぞれ書き込みフレ
ームメモリとして選択する。更に、データ書き込み部３
５は、ＷＱ＝“０”ならば第２のフレームメモリ（ＦＭ
１）１２を、ＷＱ＝“１”ならば第１のフレームメモリ
（ＦＭ０）１１をそれぞれ前方参照用として選択する。
そのＰピクチャの書き込みが終了すると、次のピクチャ
をデコードする前に、メモリ選択レジスタ３６の値ＷＱ
が更新される。すなわち、ＷＱ＝“０”ならば“１”
に、ＷＱ＝“１”ならば“０”にそれぞれ更新される。

【００４８】ＴＹＰＥ＝“Ｂ”の場合を説明する。書き
込みは常に第３のフレームメモリ（ＦＭ２）１３に対し
て行なわれる。この際、データ書き込み部３５は、ＷＱ
＝“０”ならば、第１のフレームメモリ（ＦＭ０）１１
を前方参照用として、第２のフレームメモリ（ＦＭ１）
を後方参照用としてそれぞれ選択する。また、ＷＱ＝
“１”ならば、第２のフレームメモリ（ＦＭ１）を前方
参照用として、第１のフレームメモリ（ＦＭ０）１１を
後方参照用としてそれぞれ選択する。この場合、メモリ
選択レジスタ３６の値ＷＱは更新されない。

【００４９】図９は、デコード部１５の概略動作を示し
ている。図９では、Ｉ０，Ｐ１，Ｐ４，Ｂ２，Ｂ３の順
で入力ピクチャＩＮのビットストリームがデコード部１
５に与えられるものとしている。なお、Ｉ０やＰ４とい
う表現は、最初のＩ，Ｐ，Ｂでコーディングタイプを表
し、次の数字で表示の順番を表している。

【００５０】まず、ピクチャＩ０が入力されると、ＴＹ
ＰＥ＝“Ｉ”かつＷＱ＝“０”であるので、第１のフレ
ームメモリ（ＦＭ０）１１にピクチャＩ０が書き込まれ
る。ピクチャＩ０のデコードが終了すると、ＷＱは
“１”に更新される。ピクチャＰ１が入力されると、Ｔ
ＹＰＥ＝“Ｐ”かつＷＱ＝“１”であるので、動き補償
されたピクチャＰ１が第２のフレームメモリ（ＦＭ１）
１２に書き込まれる。この際、ＭＣ３４は、第１のフレ
ームメモリ（ＦＭ０）１１に既に書き込まれているピク
チャＩ０を前方参照する。ピクチャＰ１のデコードが終
了すると、ＷＱは“０”に更新される。ピクチャＰ４が
入力されると、ＴＹＰＥ＝“Ｐ”かつＷＱ＝“０”であ
るので、動き補償されたピクチャＰ４が第１のフレーム
メモリ（ＦＭ０）１１に書き込まれる。この際、ＭＣ３
４は、第２のフレームメモリ（ＦＭ１）１２に既に書き
込まれているピクチャＰ１を前方参照する。ピクチャＰ
４のデコードが終了すると、ＷＱは“１”に更新され
る。ピクチャＢ２が入力されると、ＴＹＰＥ＝“Ｂ”で
あるので、動き補償されたピクチャＢ２が第３のフレー
ムメモリ（ＦＭ２）１３に書き込まれる。この際、ＷＱ
＝“１”であるので、ＭＣ３４は、第２のフレームメモ
リ（ＦＭ１）１２に既に書き込まれているピクチャＰ１
を前方参照し、かつ第１のフレームメモリ（ＦＭ０）１
１に既に書き込まれているピクチャＰ４を後方参照す
る。ＷＱは更新されない。ピクチャＢ３が入力される
と、ＴＹＰＥ＝“Ｂ”であるので、動き補償されたピク
チャＢ３が第３のフレームメモリ（ＦＭ２）１３に書き
込まれる。この際、ＷＱ＝“１”であるので、ＭＣ３４
は、第２のフレームメモリ（ＦＭ１）１２に既に書き込
まれているピクチャＰ１を前方参照し、かつ第１のフレ
ームメモリ（ＦＭ０）１１に既に書き込まれているピク
チャＰ４を後方参照する。ＷＱは更新されない。

【００５１】以上のように、Ｉピクチャ及びＰピクチャ
については、第１のフレームメモリ（ＦＭ０）１１と、
第２のフレームメモリ（ＦＭ１）１２とを交互に使用す
る。また、Ｂピクチャについては、常に第３のフレーム
メモリ（ＦＭ２）１３に書き込みを行ない、第１のフレ
ームメモリ（ＦＭ０）１１及び第２のフレームメモリ
（ＦＭ１）１２を動き補償用の参照フレームとして使用
する。

【００５２】次に、選択されたフレームメモリの中のど
のスロットに書き込みを行なうかについて説明する。デ
ータ書き込み部３５は、１６ライン毎に書き込みスロッ
トを２個決定し、既に説明した方法で選択された書き込
みフレームメモリの２個のスロットに合計１６ラインの
データを書き込む。書き込みスロットは、タイプ信号Ｔ
ＹＰＥと、モード信号ＭＯＤＥと、書き込みロウ番号Ｗ
ＲＯＷと、第１のスロット番号指定部５２から与えられ
た書き込みスロット番号ＷＳ１，ＷＳ２とによって決定
される。その手順は、次のとおりである。

【００５３】まず、ＴＹＰＥ＝“Ｉ”又は“Ｐ”の場合
を説明する。ＭＯＤＥ＝“ＦＲ（フレーム構造）”なら
ば、デコードされた１６ラインがトップフィールド８ラ
イン、ボトムフィールド８ラインの２つに分割され、ト
ップフィールド８ラインは書き込みロウ番号ＷＲＯＷと
同じ番号を持つスロットへ、ボトムフィールド８ライン
はＷＲＯＷ＋Ｎの番号を持つスロットへそれぞれ書き込
まれる。ＭＯＤＥ＝“ＦＤ（フィールド構造）”なら
ば、デコードされた１６ラインが上部８ライン、下部８
ラインの２つに分割され、上部８ラインはＷＲＯＷ×２
の番号を持つスロットへ、下部８ラインはＷＲＯＷ×２
＋１の番号を持つスロットへそれぞれ書き込まれる。以
上の手順によって、フレーム構造、フィールド構造の場
合双方とも、スロット番号がＮより小さい領域はトップ
フィールドのデータのみ、スロット番号がＮ以上の領域
はボトムフィールドのデータのみが書き込まれる。しか
も、同一のフィールドでは、スロット番号の大きくなる
順番と、デコードされた画像データの書き込みの順序と
が一致し、またインターレース出力の順番とも一致す
る。よって、このような書き込み方法を行なえば、画像
出力は単純にスロット番号の増加する順番で読み出すこ
とによって正しい順序でインターレース出力が実現でき
る。この読み出しについては後に詳しく述べる。

【００５４】ＴＹＰＥ＝“Ｂ”の場合を説明する。ＭＯ
ＤＥ＝“ＦＲ（フレーム構造）”ならば、デコードされ
た１６ラインがトップフィールド８ライン、ボトムフィ
ールド８ラインの２つに分割され、トップフィールド８
ラインは書き込みスロット番号ＷＳ１を持つスロット
へ、ボトムフィールド８ラインは書き込みスロット番号
ＷＳ２を持つスロットへそれぞれ書き込まれる。ＭＯＤ
Ｅ＝“ＦＤ（フィールド構造）”ならば、デコードされ
た１６ラインが上部８ライン、下部８ラインの２つに分
割され、上部８ラインは書き込みスロット番号ＷＳ１を
持つスロットへ、下部８ラインは書き込みスロット番号
ＷＳ２を持つスロットへそれぞれ書き込まれる。第３の
フレームメモリ（ＦＭ２）１３のそれぞれのスロット
は、トップフィールドのデータとボトムフィールドのデ
ータとを同時に格納することはない。この場合、スロッ
ト番号は第１のスロット番号指定部５２から与えられる
ため、データ書き込み部３５の動作は単純である。

【００５５】次に、読み出しフレームメモリの選択につ
いて説明する。読み出しフレームメモリは、トップフィ
ールドの画像出力開始時でのタイプ信号ＴＹＰＥと、メ
モリ選択レジスタ４２の値ＲＱとで決定される。メモリ
選択レジスタ４２の値ＲＱは“０”、“１”又は“２”
をとることができ、その初期値は“２”である。また、
初期状態の色を指定するためにボーダーカラーレジスタ
４４を使用する。

【００５６】まず、ＴＹＰＥ＝“Ｉ”又は“Ｐ”の場合
を説明する。ＲＱ＝“２”ならば、データ読み出し部４
１は、ボーダーカラーレジスタ４４に設定されているボ
ーダーカラー信号ＢＣＬを出力ピクチャＯＵＴとして出
力し、１フレームの出力完了時にＲＱを“０”に更新す
る。ＲＱ＝“０”ならば、データ読み出し部４１は、第
１のフレームメモリ（ＦＭ０）１１からデータを読み出
し、出力を行ない、１フレームの出力完了時にＲＱを
“１”に更新する。ＲＱ＝“１”ならば、データ読み出
し部４１は、第２のフレームメモリ（ＦＭ１）１２から
データを読み出し、出力を行ない、１フレームの出力完
了時にＲＱを“０”に更新する。

【００５７】ＴＹＰＥ＝“Ｂ”の場合には、常に第３の
フレームメモリ（ＦＭ２）１３からデータを読み出し、
出力を行なう。メモリ選択レジスタ４２の値ＲＱは更新
されない。

【００５８】図１０は、出力部１６の概略動作を示して
いる。図１０では、１つのコラムが半フレーム期間に対
応している。また、ピクチャＩ０のデコードは、その前
のピクチャのボトムフィールド出力開始時に開始される
としている。

【００５９】書き込みは、既に説明したように、Ｉピク
チャ及びＰピクチャについては第１のフレームメモリ
（ＦＭ０）１１と第２のフレームメモリ（ＦＭ１）１２
とを交互に使用する。また、読み出しについても、第１
のフレームメモリ（ＦＭ０）１１と第２のフレームメモ
リ（ＦＭ１）１２とを、タイミングは異なるが、交互に
使用する。すると、図１０に示したように、第１のフレ
ームメモリ（ＦＭ０）１１、第２のフレームメモリ（Ｆ
Ｍ１）１２、第３のフレームメモリ（ＦＭ２）１３、第
３のフレームメモリ（ＦＭ２）１３という順番で、つま
りＩ０，Ｐ１，Ｂ２，Ｂ３という順番で出力がなされ
る。ここで、Ｐ４が出力される前にＢ２及びＢ３が出力
されるのは、Ｐ４がＢ２及びＢ３のデコード時に後方参
照用として使用されていることを考えると当然であり、
符号化された画像を正しい順番で出力できていることが
分る。

【００６０】図１０で、書き込みフレームメモリと読み
出しフレームメモリとが異なっている期間は、画像出力
が正常に行なわれる。ピクチャＩ０のボトムフィールド
すなわちボトム０の出力期間では第１のフレームメモリ
（ＦＭ０）１１の書き込みと読み出しとが同時に行なわ
れているが、後に説明するように、第１のフレームメモ
リ（ＦＭ０）１１からピクチャＩ０のボトムフィールド
データを読み出す前にピクチャＰ４のトップフィールド
データが第１のフレームメモリ（ＦＭ０）１１へ書き込
まれることはない。ピクチャＢ２のトップフィールドす
なわちトップ２の出力期間、ピクチャＢ２のボトムフィ
ールドすなわちボトム２の出力期間及びピクチャＢ３の
トップフィールドすなわちトップ３の出力期間ではそれ
ぞれ第３のフレームメモリ（ＦＭ２）１３の書き込みと
読み出しとが同時に行なわれているが、後に説明するよ
うに問題は生じない。

【００６１】次に、選択されたフレームメモリの中のど
のスロットから読み出しを行なうかについて説明する。
データ読み出し部４１は、１６ラインの出力を開始する
際に、読み出しスロットの番号を前半の８ライン出力用
と後半の８ライン出力用との２個決定する。この決定の
ため、１６ライン毎に１づつ増加するロウカウンタ４３
を利用している。ロウカウンタ４３の値、すなわち読み
出しロウ番号ＲＲＯＷは、現在１フレーム中のどの部分
の画像出力を行なっているかを示すものである。トップ
フィールドの最初の１６ラインを出力している際にはＲ
ＲＯＷ＝“０”であり、以下１６ラインを出力する毎に
１づつ増加する。

【００６２】まず、ＴＹＰＥ＝“Ｉ”又は“Ｐ”の場合
を説明する。最初の８ラインはＲＲＯＷ×２の番号を持
つスロットを、次の８ラインはＲＲＯＷ×２＋１の番号
を持つスロットをそれぞれ使用する。データ書き込みの
際に説明したように、Ｉピクチャ及びＰピクチャについ
ては、フレーム構造、フィールド構造にかかわらず、ト
ップフィールドとボトムフィールドとが分離されて格納
される。よって、上記のような手順で読み出しを行なえ
ば、トップフィールド、ボトムフィールドの順で正しく
出力が行なわれる。

【００６３】ＴＹＰＥ＝“Ｂ”の場合には、第２のスロ
ット番号指定部５４から与えられる読み出しスロット番
号ＲＳ１，ＲＳ２を使用する。

【００６４】以上のように、Ｉピクチャ及びＰピクチャ
の場合には一定の順序のスロットから、Ｂピクチャの場
合には第２のスロット番号指定部５４によって指定され
たスロットから読み出せば良いので、データ読み出し部
４１の動作は非常に単純である。

【００６５】次に、書き込みスロット番号ＷＳ１，ＷＳ
２及び読み出しスロット番号ＲＳ１，ＲＳ２の各々の決
定方法について説明する。第１及び第２のスロット番号
指定部５２，５４の各々の動作は、おおまかにいえば、
スロット管理メモリ（ＳＭ）１４からスロット番号を読
み出して出力するのみである。メモリ制御部５５は、ス
ロット管理メモリ（ＳＭ）１４からスロット番号を取り
出し、そのデータを別のアドレスに格納するのみであ
る。この別のアドレスに格納するときのアドレス計算は
非常に簡単であり、この格納によって、第２のスロット
番号指定部５４が正しい順序で読み出しスロット番号Ｒ
Ｓ１，ＲＳ２を指定できるようになる。

【００６６】スロット管理メモリ（ＳＭ）１４の先頭Ｎ
＋４ワードの内容は、０からＮ＋３までのスロット番号
に初期化されている。書き込みポインタ（Ｍ１）５１は
初期値０であり、読み出しポインタ（Ｍ２）５３は初期
値Ｘである。ここに、Ｘは第３のフレームメモリ（ＦＭ
２）１３のスロット数、すなわちＮ＋４である。

【００６７】第１のスロット番号指定部５２は、スロッ
ト管理メモリ（ＳＭ）１４から２個のスロット番号を読
み出し、それを書き込みスロット番号ＷＳ１，ＷＳ２と
して供給する。スロット管理メモリ（ＳＭ）１４へ供給
される読み出しアドレスは、Ｍ１及びＭ１＋１である。
第２のスロット番号指定部５４は、スロット管理メモリ
（ＳＭ）１４から２個のスロット番号を読み出し、それ
を読み出しスロット番号ＲＳ１，ＲＳ２として供給す
る。スロット管理メモリ（ＳＭ）１４へ供給される読み
出しアドレスは、Ｍ２及びＭ２＋１である。第１及び第
２のスロット番号指定部５２，５４は、Ｂピクチャを１
６ラインデコードする毎に動作し、Ｉ又はＰピクチャを
デコードしている際には全く動作しない。

【００６８】メモリ制御部５５は、データ書き込み部３
５が書き込みを行なう際に、第１のスロット番号指定部
５２が読み出すのと同様に、書き込みポインタ（Ｍ１）
５１を用いてスロット管理メモリ（ＳＭ）１４から２個
のスロット番号ＷＳ１，ＷＳ２を読み出す。この際にス
ロット管理メモリ（ＳＭ）１４へ供給される読み出しア
ドレスは、Ｍ１及びＭ１＋１である。次に、メモリ制御
部５５は、書き込みロウ番号ＷＲＯＷとモード信号ＭＯ
ＤＥとによって、現在書き込まれている２個のスロット
がそれぞれ画面の先頭から何番目に出力されなければな
らないかを決定して、２個のスロット番号ＷＳ１，ＷＳ
２をスロット管理メモリ（ＳＭ）１４の中の別の位置へ
それぞれ格納する。具体的には、ＭＯＤＥ＝“ＦＲ（フ
レーム構造）”ならば、ＷＳ１の値をスロット管理メモ
リ（ＳＭ）１４のアドレスＭ１＋Ｘ−ＷＲＯＷの位置
に、ＷＳ２の値をスロット管理メモリ（ＳＭ）１４のア
ドレスＭ１＋Ｘ−ＷＲＯＷ＋Ｎの位置にそれぞれ格納す
る。ＭＯＤＥ＝“ＦＤ（フィールド構造）”ならば、Ｗ
Ｓ１の値をスロット管理メモリ（ＳＭ）１４のアドレス
Ｍ１＋Ｘの位置に、ＷＳ２の値をスロット管理メモリ
（ＳＭ）１４のアドレスＭ１＋Ｘ＋１の位置にそれぞれ
格納する。

【００６９】図１１及び図１２は、スロット管理メモリ
（ＳＭ）１４の更新過程を示している。ここでは、簡単
のためＮ＝６とした。１フレームあたりのスロット数は
１２である。スロット管理メモリ（ＳＭ）１４は、１８
個のスロット番号をアドレス０〜１７の位置に格納でき
るだけの容量を持つ。ピクチャＢ２はフレーム構造、ピ
クチャＢ３はフィールド構造である。期間０は初期状態
であり、スロット管理メモリ（ＳＭ）１４の先頭１０ワ
ードが０から９までに初期化されている。

【００７０】期間１は、ピクチャＢ２の最初の１６ライ
ンのデコード開始時点である。このとき、書き込みは、
第３のフレームメモリ（ＦＭ２）１３の１０個のスロッ
トのうち書き込みポインタ（Ｍ１）５１が指し示すアド
レスに対応する２個のスロット、つまりスロット０及び
１を使用する。また、メモリ制御部５５は、その使用し
たスロット番号０と１とを、矢印で示される別アドレス
１０，１６の位置に格納する。以下、期間２、３、４と
デコードが進んでいく。期間５にＢ２トップフィールド
の画像出力が開始され、この時点での読み出しポインタ
（Ｍ２）５３が指し示すアドレスに対応する２個のスロ
ット、つまりスロット０及び２から読み出しを行なう。
ところで、期間０では読み出しポインタ（Ｍ２）５３が
指し示すアドレスのスロット番号は不定であったが、期
間５では読み出しポインタ（Ｍ２）５３が指し示すアド
レスにはメモリ制御部５５によってスロット番号が既に
格納されている。そして、スロット０、２ともＢ２トッ
プフィールドのデータが格納されており、スロット０は
最初の８ライン、スロット２は次の８ラインである。つ
まり、期間５では、Ｂ２トップフィールドの１６ライン
分のデータを正しく読み出せている。このように書き込
み時のメモリ制御部５５の動作によって、読み出しが正
しい順番で行なわれるようにスロット管理メモリ（Ｓ
Ｍ）１４が書き換えられている。

【００７１】次に、期間６に注目する。期間５までの書
き込みを順に追っていくと、スロット０から９まで、つ
まり第３のフレームメモリ（ＦＭ２）１３の全てのスロ
ットに書き込みを行なったことになる。よって、期間６
から一度使用したスロットを再使用することになる。期
間６で書き込みポインタ（Ｍ１）５１が指し示すアドレ
スは、その直前の期間５で読み出しポインタ（Ｍ２）５
３が指し示していたアドレスである。このように、書き
込みポインタ（Ｍ１）５１が指し示すアドレスは、その
直前に読み出しポインタ（Ｍ２）５３が指し示していた
アドレス、つまり既に読み出しが終了しているスロット
となるため、常に使用可能である。したがって、図１０
中に読み出し、書き込みとも第３のフレームメモリ（Ｆ
Ｍ２）１３を使用している期間（トップ２、ボトム２及
びトップ３の出力期間）があっても、問題はない。

【００７２】ここで、例えばスロット０に注目すると、
スロット０のデータは期間５で読み出され、その直後の
期間６で再使用されている。このように、スロット０が
使用されていない期間はない。他のスロットも、初期状
態を除いてほとんど常に使用されているため、非常に効
率的なメモリ使用方法であることが分る。実際に、本発
明によれば、わずか半フレーム＋４スロットのフレーム
メモリ（ＦＭ２）１３でＢピクチャのインターレース変
換を実現でき、メモリ容量の削減効果は絶大である。

【００７３】図１３〜図１６は、図１のＭＰＥＧデコー
ダ１０の詳細動作を示す図である。図１３〜図１６で
は、垂直帰線区間ＶＢを利用して、画像のデコード開始
に影響がないようにしている。なお、図１５及び図１６
では、図１１及び図１２の中の対応期間の番号が括弧書
きで示されている。

【００７４】前に述べたように、ＶＬＤ３１は、１６ラ
インの画像データのデコードを行なう前に一旦その動作
を停止し、割り込み信号ＩＮＴの受信を待つ状態に入
る。ＶＬＤ３１の動作停止は、出力部１６がデータを必
要とする前にデータ書き込み部３５によってそのデータ
が書き潰されることがないようにするために必要であ
る。また、まだデコードが完了していないデータを出力
部１６が誤って読み出すことを避ける意味もある。ＶＬ
Ｄ３１の再起動のタイミングは、タイプ信号ＴＹＰＥ
と、書き込みロウ番号ＷＲＯＷと、割り込み信号ＩＮＴ
とに依存している。

【００７５】まず、ＴＹＰＥ＝“Ｉ”又は“Ｐ”の場合
を説明する。ある画像フレームの最初の１６ラインをデ
コードしようとしている場合には、書き込みロウ番号Ｗ
ＲＯＷが０となっている。ＷＲＯＷ＝０の場合には、ボ
トムフィールドの１６ラインの出力の完了を待って、次
の１６ラインの出力を開始する瞬間にＶＬＤ３１は再起
動する。その他の場合には、書き込みロウ番号ＷＲＯＷ
が０以外となっている。ＷＲＯＷ≠０の場合には、出力
部１６が１６ラインを出力開始する瞬間、又は垂直帰線
区間ＶＢが開始する瞬間にＶＬＤ３１は再起動する。

【００７６】ＴＹＰＥ＝“Ｂ”の場合には、垂直帰線区
間ＶＢの開始の時、トップフィールドの１６ライン（最
終１６ラインを除く）の表示開始の時、又はボトムフィ
ールドの１６ライン（最終１６ラインを除く）の表示開
始の時に、ＶＬＤ３１は再起動する。また、Ｂピクチャ
のデコードが再開されるのと同一のタイミングで、第１
のスロット番号指定部５２やメモリ制御部５５は動作を
行なう。

【００７７】図１３及び図１４に示すように、ピクチャ
Ｉ０及びピクチャＰ１をデコードして書き込みを行なう
場合には、まだ全く使用されていない領域に書き込みを
行なっていく。次のピクチャＰ４のデコードは、上記の
制御により、ピクチャＩ０のボトムフィールドのうちの
１６ラインの出力の完了を待って、期間１８に開始す
る。期間１８では、第１のフレームメモリ（ＦＭ０）１
１への書き込みと読み出しとが同時に行なわれている
が、書き込みスロット（スロット０及び６）と読み出し
スロット（スロット８及び９）とが一致していないので
問題はない。スロット６のデータは、その直前の期間１
７で読み出されている。もしピクチャＰ４のデコードの
開始タイミングが期間１７であるとピクチャＩ０のボト
ムフィールドのデータを正しく読み出せなくなることを
考えると、ピクチャＰ４のデコード開始時期を遅らせた
ことによる効果が分る。同様に、期間１９でも、第１の
フレームメモリ（ＦＭ０）１１におけるピクチャＰ４の
書き込みとピクチャＩ０の読み出しとの競合は生じな
い。

【００７８】次に、図１５及び図１６に移り、ピクチャ
Ｂ２及びピクチャＢ３のデコードに入る。この場合、ピ
クチャＢ２及びピクチャＢ３のデコード開始タイミング
は、垂直帰線区間ＶＢの開始時に一致する。このタイミ
ングは、Ｉピクチャ及びＰピクチャの場合と異なる。そ
して、前に説明したスロット管理メモリ（ＳＭ）１４を
利用したコントロールが行なわれる。その結果、図１５
及び図１６に示すようなスロットに書き込み、読み出し
が行なわれる。期間３１で読み出されているスロット０
は、その直前の期間３０で書き込まれている。Ｂピクチ
ャの場合、基本的にあるスロットから読み出した期間の
１又は２期間後にそのスロットに書き込みが行なわれて
いるため、データが書き潰されることなく出力される。
そして、Ｂピクチャ用に使用されているスロット数は、
１フレーム分の１２よりも少ない１０スロットで十分で
ある。

【００７９】上記の例では１フレームが１２スロット
で、Ｂピクチャ用に１０スロットを使用しているが、一
般に１フレームを２Ｎスロットとすると、Ｂピクチャ用
にＮ＋４スロットを使用することによって全く同様に制
御可能である。なお、もちろんＢピクチャ用にＮ＋５以
上のスロット数を使用することも可能である。また、こ
こでは１スロットを画像８ライン分としたが、もっと大
きい単位での管理も可能である。

【００８０】以上説明したように、図１のＭＰＥＧデコ
ーダ１０は約２．５フレーム分のメモリを使用し、しか
も個々の回路ブロックの動作は非常に簡単である。

【００８１】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、データメモリを複数個の各々スロット番号で区別さ
れるスロットに分割し、スロット管理メモリに記憶され
たスロット番号を用いてデータメモリの読み書きを制御
することとし、かつデータメモリの書き込みの際に既に
スロット管理メモリに記憶されているスロット番号を当
該書き込みの際に用い、データメモリの読み出しのため
に、該データメモリの書き込みの際に用いたスロット番
号をスロット管理メモリの別の位置に書き込んでおくこ
ととしたので、データメモリが正しいスロット順で読み
出されるように、該データメモリの書き込みの際にスロ
ット管理メモリの内容を更新することができる結果、約
半フレーム分のメモリでＢピクチャのインターレース変
換を実現でき、ＭＰＥＧデコーダが有するフレームメモ
リの容量が削減される。しかも、スロット数が変化して
も制御方法は同一であるため、データメモリを構成する
スロット数を限界まで削減でき、結果としてメモリ容量
を削減できる。

【図面の簡単な説明】

【図１】本発明に係るＭＰＥＧデコーダの具体例を示す
ブロック図である。

【図２】図１中の第１のフレームメモリの内部構成を示
す概念図である。

【図３】図１中の第２のフレームメモリの内部構成を示
す概念図である。

【図４】図１中の第３のフレームメモリの内部構成を示
す概念図である。

【図５】図１中のスロット管理メモリの内部構成を示す
概念図である。

【図６】図１中のデコード部の内部構成を示すブロック
図である。

【図７】図１中の出力部の内部構成を示すブロック図で
ある。

【図８】図１中の制御部の内部構成を示すブロック図で
ある。

【図９】図１中のデコード部の概略動作を示す図であ
る。

【図１０】図１中の出力部の概略動作を示す図である。

【図１１】図１中のスロット管理メモリの更新過程を示
す図である。

【図１２】図１１に続く図である。

【図１３】図１のＭＰＥＧデコーダの詳細動作を示す図
である。

【図１４】図１３に続く図である。

【図１５】図１４に続く図である。

【図１６】図１５に続く図である。

【符号の説明】

１０ ＭＰＥＧデコーダ １１ 第１のフレームメモリ（ＦＭ０） １２ 第２のフレームメモリ（ＦＭ１） １３ 第３のフレームメモリ（ＦＭ２） １４ スロット管理メモリ（ＳＭ） １５ デコード部 １６ 出力部 ２１ アドレスバス ２２ データバス ３０ データ処理部 ３１ 可変長復号器（ＶＬＤ） ３２ 逆量子化器（ＩＱ） ３３ 逆離散コサイン変換器（ＩＤＣＴ） ３４ 動き補償器（ＭＣ） ３５ データ書き込み部 ３６ メモリ選択レジスタ ３７ ロウカウンタ ４１ データ読み出し部 ４２ メモリ選択レジスタ ４３ ロウカウンタ ４４ ボーダーカラーレジスタ ５１ 書き込みポインタ（Ｍ１） ５２ 第１のスロット番号指定部 ５３ 読み出しポインタ（Ｍ２） ５４ 第２のスロット番号指定部 ５５ メモリ制御部 ６１ アドレスバス ６２ データバス ＩＮ 入力ピクチャ ＩＮＴ 割り込み信号 ＭＯＤＥ モード信号 ＯＵＴ 出力ピクチャ ＲＲＯＷ 読み出しロウ番号 ＲＳ１，ＲＳ２ 読み出しスロット番号 ＴＹＰＥ タイプ信号 ＷＲＯＷ 書き込みロウ番号 ＷＳ１，ＷＳ２ 書き込みスロット番号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム ブレント ウィルソン シンガポール国 1441 ジャラン シン ガ 17 (56)参考文献 特開 平６−197273（ＪＰ，Ａ) 特開 平３−241963（ＪＰ，Ａ) 特開 平８−18953（ＪＰ，Ａ) 特開 平８−107482（ＪＰ，Ａ) 特開 平７−23399（ＪＰ，Ａ) 石渡、北垣、出村、大友、道中、大 藤，ＭＰＥＧ２デコーダＬＳＩの開発− 効率的なメモリ割り当て，1994年電子情 報通信学会春季大会講演論文集，日本, 1994年３月10日，分冊５，ｐ．227 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/24 - 7/68 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 複数個の各々スロット番号で区別される
   スロットを有するデータメモリと、 スロット番号を記憶するためのスロット管理メモリと、 前記スロット管理メモリに記憶されたスロット番号を用
   いて前記データメモリの読み書きを制御するための制御
   部とを備え、 前記制御部は、前記データメモリの書き込みの際に既に
   前記スロット管理メモリに記憶されているスロット番号
   を前記書き込みの際に用い、前記データメモリの読み出
   しのために、前記データメモリの書き込みの際に用いた
   スロット番号を前記スロット管理メモリの別の位置に書
   き込むことを特徴とする画像処理装置。
2. 【請求項２】 請求項１記載の画像処理装置において、 前記制御部は、 前記データメモリの書き込みの際に用いられるスロット
   番号の前記スロット管理メモリ中の記憶位置を指定する
   ための書き込みポインタと、 前記データメモリの読み出しの際に用いられるスロット
   番号の前記スロット管理メモリ中の記憶位置を指定する
   ための読み出しポインタとを有し、 前記書き込みポインタ及び前記読み出しポインタは、前
   記データメモリ中のあるスロットの読み出しが行なわれ
   た直後に該スロットの書き込みが行なわれるように更新
   されることを特徴とする画像処理装置。
3. 【請求項３】 請求項１記載の画像処理装置において、 前記データメモリは、Ｂピクチャの格納に使用されるメ
   モリであることを特徴とする画像処理装置。
4. 【請求項４】 請求項１記載の画像処理装置において、 前記データメモリの各スロットは、８ライン分の容量を
   有することを特徴とする画像処理装置。
5. 【請求項５】 請求項４記載の画像処理装置において、 前記制御部は、２つのスロット番号を用いて前記データ
   メモリの書き込みを制御することを特徴とする画像処理
   装置。
6. 【請求項６】 請求項４記載の画像処理装置において、 前記データメモリは、Ｂピクチャの格納に使用されるメ
   モリであって、 前記制御部は、前記Ｂピクチャがフレーム構造を有する
   場合には、前記Ｂピクチャを構成するトップフィールド
   及びボトムフィールドの各々のデータ単位がそれぞれ前
   記データメモリに書き込まれるように、２つのスロット
   番号を用いて前記データメモリの書き込みを制御するこ
   とを特徴とする画像処理装置。
7. 【請求項７】 請求項６記載の画像処理装置において、 前記制御部は、読み出しポインタが前記トップフィール
   ドのデータの読み出しから前記ボトムフィールドのデー
   タの読み出しまでに変化する分だけ、前記２つのスロッ
   ト番号を離して前記スロット管理メモリに書き込むこと
   を特徴とする画像処理装置。
8. 【請求項８】 請求項４記載の画像処理装置において、 前記データメモリは、Ｂピクチャの格納に使用されるメ
   モリであって、 前記制御部は、前記Ｂピクチャがフィールド構造を有す
   る場合には、前記Ｂピクチャを構成する上半及び下半デ
   ータ単位がそれぞれ前記データメモリに書き込まれるよ
   うに、２つのスロット番号を用いて前記データメモリの
   書き込みを制御することを特徴とする画像処理装置。
9. 【請求項９】 請求項８記載の画像処理装置において、 前記制御部は、読み出しポインタが前記上半分及び下半
   分のフィールドのデータを、連続して読み出せるよう
   に、各々２つのスロット番号を前記スロット管理メモリ
   に書き込むことを特徴とする画像処理装置。
10. 【請求項１０】 請求項１記載の画像処理装置におい
    て、 前記データメモリは、Ｂピクチャの格納専用メモリであ
    って、 前記画像処理装置は第１及び第２のメモリを更に備え、
    該第１及び第２のメモリはＩピクチャ又はＰピクチャの
    格納に交互に使用されることを特徴とする画像処理装
    置。
11. 【請求項１１】 ピクチャを含むビットストリームをデ
    コードするステップと、 前記デコードの結果を書き込みポインタで指定されたス
    ロット管理メモリのス ロット番号に対応するデータメモ
    リの格納位置へ書き込むステップと、 読み出しポインタで指定された前記スロット管理メモリ
    のスロット番号に対応する前記データメモリの格納位置
    から前記デコードの結果を読み出すステップとを備え、 前記ピクチャの付加情報がフレーム構造を指示する場合
    には、書き込みの際に使用された２つのスロット番号が
    前記スロット管理メモリ内部の互いに離れた格納位置に
    書き込まれ、 前記ピクチャの付加情報がフィールド構造を指示する場
    合には、書き込みの際に使用された２つのスロット番号
    が前記スロット管理メモリ内部の互いに隣接する格納位
    置に書き込まれることを特徴とする画像処理方法。
12. 【請求項１２】 請求項１１記載の画像処理方法におい
    て、 前記データメモリの各スロットは、前記デコードの処理
    単位のライン数の半分に相当するライン数分の容量を有
    することを特徴とする画像処理方法。