JP2830862B2 - 液晶階調電圧発生回路 - Google Patents
液晶階調電圧発生回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置、特
に、特に、その液晶階調電圧発生回路に関する。
に、特に、その液晶階調電圧発生回路に関する。
【０００２】
【従来の技術】近年、カラー液晶表示装置は多階調化が
進み、８階調の４０９６色表示から６４階調の２６万色
表示に移行している。一般的なカラー液晶表示装置は、
図４に示すごとく、外部より６ビットディジタル表示信
号Ｒ、Ｇ、Ｂを取り込むデータレジスタ１、ストローブ
信号ＳＴに同期して６ビットディジタル信号をラッチす
るラッチ回路２、並列Ｎ段のディジタル／アナログ（Ｄ
／Ａ）変換器よりなる液晶駆動回路３よりなる。この液
晶駆動回路３は、ラッチ回路２の６ビットディジタル表
示信号をＤ／Ａ変換してＮ段の電圧フォロワ４−１〜４
−Ｎに供給し、スイッチング素子５−１〜５−Ｎを介し
て液晶素子６−１〜６−Ｎに印加する。
進み、８階調の４０９６色表示から６４階調の２６万色
表示に移行している。一般的なカラー液晶表示装置は、
図４に示すごとく、外部より６ビットディジタル表示信
号Ｒ、Ｇ、Ｂを取り込むデータレジスタ１、ストローブ
信号ＳＴに同期して６ビットディジタル信号をラッチす
るラッチ回路２、並列Ｎ段のディジタル／アナログ（Ｄ
／Ａ）変換器よりなる液晶駆動回路３よりなる。この液
晶駆動回路３は、ラッチ回路２の６ビットディジタル表
示信号をＤ／Ａ変換してＮ段の電圧フォロワ４−１〜４
−Ｎに供給し、スイッチング素子５−１〜５−Ｎを介し
て液晶素子６−１〜６−Ｎに印加する。
【０００３】液晶駆動回路３もまたカラー液晶の階調特
性特性に合わせた階調特性を有する。液晶駆動回路３に
おいては、液晶階調電圧発生回路３１によって基準電圧
を発生し、ＲＯＭスイッチによって構成されるデコーダ
３２によって基準電圧の選択を行う。
性特性に合わせた階調特性を有する。液晶駆動回路３に
おいては、液晶階調電圧発生回路３１によって基準電圧
を発生し、ＲＯＭスイッチによって構成されるデコーダ
３２によって基準電圧の選択を行う。
【０００４】一般に、液晶階調電圧発生回路３１は抵抗
ラダー回路を内蔵している。そして、そのラダー抵抗に
基準電圧を与えるために、各基準電圧点のインピーダン
スを下げるために、かつ基準電圧を微調整するために、
電圧フォロワで駆動するようになっている（参照：特開
平６−３４８２３５号広報）。
ラダー回路を内蔵している。そして、そのラダー抵抗に
基準電圧を与えるために、各基準電圧点のインピーダン
スを下げるために、かつ基準電圧を微調整するために、
電圧フォロワで駆動するようになっている（参照：特開
平６−３４８２３５号広報）。
【０００５】抵抗ラダー回路を電圧フォロワ（バッフ
ァ）で駆動する従来の液晶階調電圧発生回路を図５を参
照して説明する。図５において、１はラダー抵抗Ｒ1、
Ｒ2、─、Ｒn-2 、Ｒn-1 よりなる抵抗ラダー回路、２
はラダー抵抗Ｒ1、Ｒ2、─、Ｒn-2 、Ｒn-1 の各ノード
を駆動するオペアンプＯＰ1、ＯＰ2、─、ＯＰn-2、Ｏ
Ｐn-1、ＯＰn、よりなる電圧フォロワ（バッファ）、３
は各電圧フォロワに電圧を与えるラダー抵抗Ｒ1'、
Ｒ2'、─、Ｒn-2'、Ｒn-1'よりなる抵抗ラダー回路であ
る。ここで、抵抗ラダー回路３のラダー抵抗Ｒ1'、
Ｒ2'、─、Ｒn-2'、Ｒn-1'は可変抵抗とし、オペアンプ
ＯＰ1、ＯＰ2、─、ＯＰn-2、ＯＰn-1、ＯＰn、に与え
る電圧を調整する。なお、電圧フォロワの数はｎ個減少
させることもできる。
ァ）で駆動する従来の液晶階調電圧発生回路を図５を参
照して説明する。図５において、１はラダー抵抗Ｒ1、
Ｒ2、─、Ｒn-2 、Ｒn-1 よりなる抵抗ラダー回路、２
はラダー抵抗Ｒ1、Ｒ2、─、Ｒn-2 、Ｒn-1 の各ノード
を駆動するオペアンプＯＰ1、ＯＰ2、─、ＯＰn-2、Ｏ
Ｐn-1、ＯＰn、よりなる電圧フォロワ（バッファ）、３
は各電圧フォロワに電圧を与えるラダー抵抗Ｒ1'、
Ｒ2'、─、Ｒn-2'、Ｒn-1'よりなる抵抗ラダー回路であ
る。ここで、抵抗ラダー回路３のラダー抵抗Ｒ1'、
Ｒ2'、─、Ｒn-2'、Ｒn-1'は可変抵抗とし、オペアンプ
ＯＰ1、ＯＰ2、─、ＯＰn-2、ＯＰn-1、ＯＰn、に与え
る電圧を調整する。なお、電圧フォロワの数はｎ個減少
させることもできる。
【０００６】図５の液晶階調電圧発生回路の供給電圧は
ＧＮＤ及びＨHであり、電圧ＨHは定電圧発生回路４によ
って与えられる。定電圧発生回路４はオペアンプＯ
ＰO、抵抗ＲR1、ＲR2及び基準電圧源ＶREFにより構成さ
れる。従って、電圧ＶHは、 ＶH＝ＶREF（１＋ＲR1／ＲR2） で与えられる。なお、電源電圧ＧＮＤも定電圧発生回路
によって与えてもよい。階調電圧Ｖn、Ｖn-1 、
Ｖn-2 、─、Ｖ2、Ｖ1は、ラダー抵抗Ｒn-1’、
Ｒn-2’、─、Ｒ2’、Ｒ1' 、ＲO'によって最終的に決
定される。つまり、 Ｖn＝ＶH Ｖn-1＝ＶH｛（Ｒn-2'＋Ｒn-3' ＋−−−＋ＲO'）／
（Ｒn-1'＋Ｒn-2'＋−−−＋ＲO'）｝ Ｖ1＝ＶH｛ＲO'／（Ｒn-1'＋Ｒn-2'＋−−−＋ＲO'）｝ ここで、内部で階調電圧を決定するラダー抵抗Ｒ1、
Ｒ2、─、Ｒn-2 、Ｒn-1 の比と、外部で階調電圧を決
定するラダー抵抗Ｒ1'、Ｒ2'、─、Ｒn-2'、Ｒn-1'の比
とが同一であれば、オペアンプＯＰ2、─、ＯＰn-2、Ｏ
Ｐn-1の出力電流は零となる。しかし、オペアンプＯＰn
の出力電流Ｉnは、吐き出し方向で、 Ｉn＝（Ｖn−Ｖ1）／（Ｒ1＋Ｒ2＋−−−＋Ｒn-1） ＝ＩO （１） となり、また、オペアンプＯＰ1の出力電流Ｉ1は、吸い
込み方向で、 Ｉ1＝（Ｖn−Ｖ1）／（Ｒ1＋Ｒ2＋−−−＋Ｒn-1） ＝ＩO （２） となる。他方、定電圧発生回路４について考察すると、
ラダー抵抗ＲO'、Ｒ1'、─、Ｒn-2'、Ｒn-1'に流れる電
流をＩREF1とすれば、 ＩREF1＝ＶH／（ＲO'＋Ｒ1'＋−−−＋Ｒn-1'） （３） となる。また、抵抗ＲR1 、ＲR2に流れる電流をＩREF2
とすれば、 ＩREF2＝ＶH／（ＲR1＋ＲR2） （４） となる。つまり、オペアンプＯＰOは電流ＩREF1＋Ｉ
REF2を吐き出す。
ＧＮＤ及びＨHであり、電圧ＨHは定電圧発生回路４によ
って与えられる。定電圧発生回路４はオペアンプＯ
ＰO、抵抗ＲR1、ＲR2及び基準電圧源ＶREFにより構成さ
れる。従って、電圧ＶHは、 ＶH＝ＶREF（１＋ＲR1／ＲR2） で与えられる。なお、電源電圧ＧＮＤも定電圧発生回路
によって与えてもよい。階調電圧Ｖn、Ｖn-1 、
Ｖn-2 、─、Ｖ2、Ｖ1は、ラダー抵抗Ｒn-1’、
Ｒn-2’、─、Ｒ2’、Ｒ1' 、ＲO'によって最終的に決
定される。つまり、 Ｖn＝ＶH Ｖn-1＝ＶH｛（Ｒn-2'＋Ｒn-3' ＋−−−＋ＲO'）／
（Ｒn-1'＋Ｒn-2'＋−−−＋ＲO'）｝ Ｖ1＝ＶH｛ＲO'／（Ｒn-1'＋Ｒn-2'＋−−−＋ＲO'）｝ ここで、内部で階調電圧を決定するラダー抵抗Ｒ1、
Ｒ2、─、Ｒn-2 、Ｒn-1 の比と、外部で階調電圧を決
定するラダー抵抗Ｒ1'、Ｒ2'、─、Ｒn-2'、Ｒn-1'の比
とが同一であれば、オペアンプＯＰ2、─、ＯＰn-2、Ｏ
Ｐn-1の出力電流は零となる。しかし、オペアンプＯＰn
の出力電流Ｉnは、吐き出し方向で、 Ｉn＝（Ｖn−Ｖ1）／（Ｒ1＋Ｒ2＋−−−＋Ｒn-1） ＝ＩO （１） となり、また、オペアンプＯＰ1の出力電流Ｉ1は、吸い
込み方向で、 Ｉ1＝（Ｖn−Ｖ1）／（Ｒ1＋Ｒ2＋−−−＋Ｒn-1） ＝ＩO （２） となる。他方、定電圧発生回路４について考察すると、
ラダー抵抗ＲO'、Ｒ1'、─、Ｒn-2'、Ｒn-1'に流れる電
流をＩREF1とすれば、 ＩREF1＝ＶH／（ＲO'＋Ｒ1'＋−−−＋Ｒn-1'） （３） となる。また、抵抗ＲR1 、ＲR2に流れる電流をＩREF2
とすれば、 ＩREF2＝ＶH／（ＲR1＋ＲR2） （４） となる。つまり、オペアンプＯＰOは電流ＩREF1＋Ｉ
REF2を吐き出す。
【０００７】
【発明が解決しようとする課題】このように、図５の液
晶階調電圧発生回路においては、式（１）、（２）に示
すオペアンプＯＰnの吐き出し方向の出力電流Ｉn及びオ
ペアンプＯＰ1の吸い込み方向の出力電流Ｉ1のために、
オペアンプＯＰn、ＯＰ1の出力ダイナミックレンジが縮
小するという課題がある。同様に、式（３）、（４）に
示すオペアンプの出力電流のために、オペアンプの出力
ダイナミックレンジが縮小するという課題がある。
晶階調電圧発生回路においては、式（１）、（２）に示
すオペアンプＯＰnの吐き出し方向の出力電流Ｉn及びオ
ペアンプＯＰ1の吸い込み方向の出力電流Ｉ1のために、
オペアンプＯＰn、ＯＰ1の出力ダイナミックレンジが縮
小するという課題がある。同様に、式（３）、（４）に
示すオペアンプの出力電流のために、オペアンプの出力
ダイナミックレンジが縮小するという課題がある。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、高電圧電源端子と低電圧電源端子との間
に、第１、第２の抵抗ラダー回路を接続する。また、第
２の抵抗ラダー回路の各ノードと第１の抵抗ラダー回路
の各ノードとの間に複数の電圧フォロワを接続する。さ
らに、第２の抵抗ラダー回路の高電圧電源端子側の第１
の抵抗と第２の抵抗とのノードに定電圧発生回路を接続
するものである。これにより、高電圧電源端子側の電圧
フォロワの吐き出し電流を第１の抵抗ラダー回路の高電
圧電源端子側の抵抗によって調整し、低電圧電源端子側
の電圧フォロワの吸い込み電流を第１の抵抗ラダー回路
の低電圧電源端子側の抵抗によって調整し、定電圧発生
回路の吐き出し電流を第２の抵抗ラダー回路の高電圧電
源端子側の抵抗によって調整する。
めに本発明は、高電圧電源端子と低電圧電源端子との間
に、第１、第２の抵抗ラダー回路を接続する。また、第
２の抵抗ラダー回路の各ノードと第１の抵抗ラダー回路
の各ノードとの間に複数の電圧フォロワを接続する。さ
らに、第２の抵抗ラダー回路の高電圧電源端子側の第１
の抵抗と第２の抵抗とのノードに定電圧発生回路を接続
するものである。これにより、高電圧電源端子側の電圧
フォロワの吐き出し電流を第１の抵抗ラダー回路の高電
圧電源端子側の抵抗によって調整し、低電圧電源端子側
の電圧フォロワの吸い込み電流を第１の抵抗ラダー回路
の低電圧電源端子側の抵抗によって調整し、定電圧発生
回路の吐き出し電流を第２の抵抗ラダー回路の高電圧電
源端子側の抵抗によって調整する。
【０００９】
【発明の実施の形態】図１は本発明に係る液晶階調電圧
発生回路の第１の実施の形態を示す回路図である。図１
においては、図５の抵抗ラダー回路１に、電源端子ＶCC
とラダー抵抗Ｒn-1との間に接続されたラダー抵抗Ｒnを
付加し、また、接地端子ＧＮＤとラダー抵抗Ｒ1との間
に接続されたラダー抵抗ＲOを付加し、これにより、抵
抗ラダー回路１’を構成する。さらに、図５の抵抗ラダ
ー回路３’に、電源端子ＶCCとラダー抵抗Ｒn-1'との間
に接続されたラダー抵抗Ｒn'を付加し、これにより、抵
抗ラダー回路３’を構成する。
発生回路の第１の実施の形態を示す回路図である。図１
においては、図５の抵抗ラダー回路１に、電源端子ＶCC
とラダー抵抗Ｒn-1との間に接続されたラダー抵抗Ｒnを
付加し、また、接地端子ＧＮＤとラダー抵抗Ｒ1との間
に接続されたラダー抵抗ＲOを付加し、これにより、抵
抗ラダー回路１’を構成する。さらに、図５の抵抗ラダ
ー回路３’に、電源端子ＶCCとラダー抵抗Ｒn-1'との間
に接続されたラダー抵抗Ｒn'を付加し、これにより、抵
抗ラダー回路３’を構成する。
【００１０】図１においても、図５と同様に、階調電圧
Ｖn、Ｖn-1 、Ｖn-2 、─、Ｖ2、Ｖ1は、ラダー抵抗Ｒ
n-1’、Ｒn-2’、─、Ｒ2’、Ｒ1' 、ＲO'によって最終
的に決定され、また、ラダー抵抗Ｒ1、Ｒ2、─、
Ｒn-2 、Ｒn-1 の比と、ラダー抵抗Ｒ1'、Ｒ2'、─、Ｒ
n-2'、Ｒn-1'の比とが同一であれば、オペアンプＯ
Ｐ2、─、ＯＰn-2、ＯＰn-1の出力電流は零となる。他
方、オペアンプＯＰnには電源端子ＶCCからラダー抵抗
Ｒnを介して電流が供給されるので、オペアンプＯＰnの
出力電流Ｉnは上述の式（１）とはならない。同様に、
オペアンプＯＰ1には接地端子ＧＮＤにラダー抵抗Ｒ0を
介して電流が引き出されるので、オペアンプＯＰOの出
力電流ＩOも上述の式（２）とはならない。ここで、ラ
ダー抵抗Ｒnの値を、 Ｒn≦（ＶCC−Ｖn）／Ｉo （５） とし、ラダー抵抗ＲOの値を、 ＲO≦Ｖ1／ＩO （６） とすれば、オペアンプＯＰn、ＯＰ1の出力電流は零もし
くは反転する。つまり、式（５）、（６）の条件のもと
では、ラダー抵抗Ｒn-1 、Ｒn-2 、─、Ｒ2 、Ｒ1 に流
れる電流をすべて抵抗Ｒn、Ｒ1から供給することになる
からである。このようにして、オペアンプＯＰn、ＯＰ1
の出力ダイナミックレンジを拡大することができる。
Ｖn、Ｖn-1 、Ｖn-2 、─、Ｖ2、Ｖ1は、ラダー抵抗Ｒ
n-1’、Ｒn-2’、─、Ｒ2’、Ｒ1' 、ＲO'によって最終
的に決定され、また、ラダー抵抗Ｒ1、Ｒ2、─、
Ｒn-2 、Ｒn-1 の比と、ラダー抵抗Ｒ1'、Ｒ2'、─、Ｒ
n-2'、Ｒn-1'の比とが同一であれば、オペアンプＯ
Ｐ2、─、ＯＰn-2、ＯＰn-1の出力電流は零となる。他
方、オペアンプＯＰnには電源端子ＶCCからラダー抵抗
Ｒnを介して電流が供給されるので、オペアンプＯＰnの
出力電流Ｉnは上述の式（１）とはならない。同様に、
オペアンプＯＰ1には接地端子ＧＮＤにラダー抵抗Ｒ0を
介して電流が引き出されるので、オペアンプＯＰOの出
力電流ＩOも上述の式（２）とはならない。ここで、ラ
ダー抵抗Ｒnの値を、 Ｒn≦（ＶCC−Ｖn）／Ｉo （５） とし、ラダー抵抗ＲOの値を、 ＲO≦Ｖ1／ＩO （６） とすれば、オペアンプＯＰn、ＯＰ1の出力電流は零もし
くは反転する。つまり、式（５）、（６）の条件のもと
では、ラダー抵抗Ｒn-1 、Ｒn-2 、─、Ｒ2 、Ｒ1 に流
れる電流をすべて抵抗Ｒn、Ｒ1から供給することになる
からである。このようにして、オペアンプＯＰn、ＯＰ1
の出力ダイナミックレンジを拡大することができる。
【００１１】次に、定電圧発生回路４について考察する
と、ラダー抵抗Ｒn'の値を、 Ｒn'≦(VCC−ＶH）／（ＩREF1＋ＩREF2） （７） とすれば、オペアンプＯＰOの出力電流は零もしくは反
転する。つまり、式（７）の条件のもとでは、電流Ｉ
REF1＋ＩREF2をすべて抵抗Ｒn'から供給することになる
からである。このようにして、オペアンプＯＰOの出力
ダイナミックレンジを拡大することができる。
と、ラダー抵抗Ｒn'の値を、 Ｒn'≦(VCC−ＶH）／（ＩREF1＋ＩREF2） （７） とすれば、オペアンプＯＰOの出力電流は零もしくは反
転する。つまり、式（７）の条件のもとでは、電流Ｉ
REF1＋ＩREF2をすべて抵抗Ｒn'から供給することになる
からである。このようにして、オペアンプＯＰOの出力
ダイナミックレンジを拡大することができる。
【００１２】次に、オペアンプの出力電流を零もしくは
逆転させると出力ダイナミックレンジが拡大できること
についてオペアンプのＢ級増幅出力段を示す図２を参照
して説明する。電流源としてのＰＮＰトランジスタＱ１
は、電源端子ＶCCに接続されたエミッタ、バイアス電圧
ＶBが印加されたベースを有する。電流増幅用のＮＰＮ
トランジスタＱ２は、ＰＮＰトランジスタＱ１のコレク
タに接続されたコレクタ、入力端子ＩＮに接続されたベ
ース、接地されたエミッタを有する。出力吐き出し電流
増幅用のＮＰＮトランジスタＱ３は電源端子ＶCCと出力
端子ＯＵＴとの間に接続され、出力吸い込み電流増幅用
ＰＮＰトランジスタＱ４は出力端子ＯＵＴと接地端子Ｇ
ＮＤとの間に接続されている。ＮＰＮトランジスタＱ３
のベースはＰＮＰトランジスタＱ１のコレクタに接続さ
れ、ＰＮＰトランジスタＱ４のベースはＮＰＮトランジ
スタＱ２のコレクタに接続されている。
逆転させると出力ダイナミックレンジが拡大できること
についてオペアンプのＢ級増幅出力段を示す図２を参照
して説明する。電流源としてのＰＮＰトランジスタＱ１
は、電源端子ＶCCに接続されたエミッタ、バイアス電圧
ＶBが印加されたベースを有する。電流増幅用のＮＰＮ
トランジスタＱ２は、ＰＮＰトランジスタＱ１のコレク
タに接続されたコレクタ、入力端子ＩＮに接続されたベ
ース、接地されたエミッタを有する。出力吐き出し電流
増幅用のＮＰＮトランジスタＱ３は電源端子ＶCCと出力
端子ＯＵＴとの間に接続され、出力吸い込み電流増幅用
ＰＮＰトランジスタＱ４は出力端子ＯＵＴと接地端子Ｇ
ＮＤとの間に接続されている。ＮＰＮトランジスタＱ３
のベースはＰＮＰトランジスタＱ１のコレクタに接続さ
れ、ＰＮＰトランジスタＱ４のベースはＮＰＮトランジ
スタＱ２のコレクタに接続されている。
【００１３】図２において、出力電流が流れ出す場合に
は、つまり、吐き出し電流（ＩSOURCE）時には、ＮＰＮ
トランジスタＱ３がオンし、ＰＮＰトランジスタＱ４が
オフする。この結果、最大出力電圧Ｖmaxは、 Ｖmax＝ＶCC−ＶCE（Ｑ１）−ＶBE（Ｑ３） ＝ＶCC−１Ｖ （８） ただし、ＶCE（Ｑ１）はトランジスタＱ１のコレクター
エミッタ間電圧、ＶBE（Ｑ３）はトランジスタＱ３のベ
ースーエミッタ間電圧、となる。
は、つまり、吐き出し電流（ＩSOURCE）時には、ＮＰＮ
トランジスタＱ３がオンし、ＰＮＰトランジスタＱ４が
オフする。この結果、最大出力電圧Ｖmaxは、 Ｖmax＝ＶCC−ＶCE（Ｑ１）−ＶBE（Ｑ３） ＝ＶCC−１Ｖ （８） ただし、ＶCE（Ｑ１）はトランジスタＱ１のコレクター
エミッタ間電圧、ＶBE（Ｑ３）はトランジスタＱ３のベ
ースーエミッタ間電圧、となる。
【００１４】また、出力電流が流れ込む場合には、つま
り、吸い込み電流（ＩSINK）時には、ＮＰＮトランジス
タＱ３がオフし、ＰＮＰトランジスタＱ４がオンする。
この結果、最大出力電圧Ｖminは、 Ｖmin＝ＶCE（Ｑ２）＋ＶBE（Ｑ３） ＝１Ｖ （９） ただし、ＶCE（Ｑ２）はトランジスタＱ２のコレクター
エミッタ間電圧、ＶBE（Ｑ４）はトランジスタＱ４のベ
ースーエミッタ間電圧、となる。
り、吸い込み電流（ＩSINK）時には、ＮＰＮトランジス
タＱ３がオフし、ＰＮＰトランジスタＱ４がオンする。
この結果、最大出力電圧Ｖminは、 Ｖmin＝ＶCE（Ｑ２）＋ＶBE（Ｑ３） ＝１Ｖ （９） ただし、ＶCE（Ｑ２）はトランジスタＱ２のコレクター
エミッタ間電圧、ＶBE（Ｑ４）はトランジスタＱ４のベ
ースーエミッタ間電圧、となる。
【００１５】このようにして、高電圧側に対して吐き出
し方向の駆動電流が流れ、低電圧側に対して吸い込み方
向の駆動電流が流れた場合は、電源電圧ＶCCに対して実
際に利用できる電源効率としてはＶCC−２（＝ＶCC−１
−１）と小さくなってしまう。そのため、逆に必要とす
る電圧範囲より約２Ｖ以上高い電源電圧を供給する必要
があり、ひいては、消費電力が大きくなる。
し方向の駆動電流が流れ、低電圧側に対して吸い込み方
向の駆動電流が流れた場合は、電源電圧ＶCCに対して実
際に利用できる電源効率としてはＶCC−２（＝ＶCC−１
−１）と小さくなってしまう。そのため、逆に必要とす
る電圧範囲より約２Ｖ以上高い電源電圧を供給する必要
があり、ひいては、消費電力が大きくなる。
【００１６】次に、高電圧側に対して零か吸い込み方向
に電流が流れる場合について説明する。この場合、ＮＰ
ＮトランジスタＱ３がオフし、トランジスタＱ３がオン
する。これにより、出力端子ＯＵＴがＶCCでもトランジ
スタＱ１のコレクターエミッタ間電圧ＶCE（Ｑ１）はＶ
BE（Ｑ４）となり、飽和せず正常動作範囲に入る。すな
わち、出力最大電圧Ｖmaxが電源電圧ＶCCまで拡大でき
たことを示す。なお、このとき、入力作動トランジスタ
としてＮＰＮ型を使用すれば入力側も電源電圧いっぱい
のＶCCまで入力することが可能である。
に電流が流れる場合について説明する。この場合、ＮＰ
ＮトランジスタＱ３がオフし、トランジスタＱ３がオン
する。これにより、出力端子ＯＵＴがＶCCでもトランジ
スタＱ１のコレクターエミッタ間電圧ＶCE（Ｑ１）はＶ
BE（Ｑ４）となり、飽和せず正常動作範囲に入る。すな
わち、出力最大電圧Ｖmaxが電源電圧ＶCCまで拡大でき
たことを示す。なお、このとき、入力作動トランジスタ
としてＮＰＮ型を使用すれば入力側も電源電圧いっぱい
のＶCCまで入力することが可能である。
【００１７】次に、低電圧側に対し零が吐き出し方向に
電流が流れる場合について説明する。この場合、ＮＰＮ
トランジスタＱ３がオンし、ＰＮＰトランジスタＱ４が
オフする。これにより、出力端子ＯＵＴが接地電位のＯ
ＶでもトランジスタＱ２のコレクターエミッタ間電圧Ｖ
CE（Ｑ２）はＶBE（Ｑ３）となり、飽和せず正常動作範
囲に入る。すなわち、出力最小電圧Ｖminが電源の最低
電圧の０Ｖまで拡大できたことを示す。なお、このと
き、入力差動トランジスタとしてＰＮＰ型を使用すれば
入力側も最低電源電圧０Ｖまで入力することが可能であ
る。このように、０Ｖから電源電圧ＶCCまで出力可能で
あるが、実際には、トランジスタのコレクタ、エミッタ
間の飽和電圧等で０．２Ｖ〜ＶCC−０．２Ｖ程度が使用
可能範囲と考えられる。
電流が流れる場合について説明する。この場合、ＮＰＮ
トランジスタＱ３がオンし、ＰＮＰトランジスタＱ４が
オフする。これにより、出力端子ＯＵＴが接地電位のＯ
ＶでもトランジスタＱ２のコレクターエミッタ間電圧Ｖ
CE（Ｑ２）はＶBE（Ｑ３）となり、飽和せず正常動作範
囲に入る。すなわち、出力最小電圧Ｖminが電源の最低
電圧の０Ｖまで拡大できたことを示す。なお、このと
き、入力差動トランジスタとしてＰＮＰ型を使用すれば
入力側も最低電源電圧０Ｖまで入力することが可能であ
る。このように、０Ｖから電源電圧ＶCCまで出力可能で
あるが、実際には、トランジスタのコレクタ、エミッタ
間の飽和電圧等で０．２Ｖ〜ＶCC−０．２Ｖ程度が使用
可能範囲と考えられる。
【００１８】図３は本発明に係る液晶階調電圧発生回路
の第２の実施の形態を示す回路図である。図３において
は、図１の抵抗Ｒn、ＲO、Ｒn'に代えて、定電流源
Ｉ1、Ｉ2、Ｉ3を設けたものである。従って、第１の実
施の形態における条件式（５）、（６）、（７）に代え
て、 Ｉ1≧ＩO （５）' Ｉ2≧ＩO （６）' Ｉ3≧ＩREF1＋ＩREF2 （７）' を採用する。これにより、第１の実施の形態と同様に、
オペアンプＯＰn、ＯＰ1、ＯＰoの出力ダイナミックレ
ンジを拡大することができる。
の第２の実施の形態を示す回路図である。図３において
は、図１の抵抗Ｒn、ＲO、Ｒn'に代えて、定電流源
Ｉ1、Ｉ2、Ｉ3を設けたものである。従って、第１の実
施の形態における条件式（５）、（６）、（７）に代え
て、 Ｉ1≧ＩO （５）' Ｉ2≧ＩO （６）' Ｉ3≧ＩREF1＋ＩREF2 （７）' を採用する。これにより、第１の実施の形態と同様に、
オペアンプＯＰn、ＯＰ1、ＯＰoの出力ダイナミックレ
ンジを拡大することができる。
【００１９】なお、定電流源Ｉ1、Ｉ2、Ｉ3を実現する
実際の回路構成では電源電圧まで出力することはできな
い。一般的には、０．２Ｖ〜ＶCC−０．２Ｖ程度が実現
可能な範囲である。従って、第２の実施の形態では、最
大０．２Ｖ〜ＶCC−０．２Ｖまでのダイナミックレンジ
拡大が可能である。また、第２の実施の形態では、抵抗
Ｒn-1〜Ｒ1に供給する電流が定電流であることから、電
源電圧ＶCCが変動してもオペアンプＯＰn、ＯＰ1の出力
電流に変化がない。従って、電源電圧が変動する可能性
のある場合に、特に有効である。
実際の回路構成では電源電圧まで出力することはできな
い。一般的には、０．２Ｖ〜ＶCC−０．２Ｖ程度が実現
可能な範囲である。従って、第２の実施の形態では、最
大０．２Ｖ〜ＶCC−０．２Ｖまでのダイナミックレンジ
拡大が可能である。また、第２の実施の形態では、抵抗
Ｒn-1〜Ｒ1に供給する電流が定電流であることから、電
源電圧ＶCCが変動してもオペアンプＯＰn、ＯＰ1の出力
電流に変化がない。従って、電源電圧が変動する可能性
のある場合に、特に有効である。
【００２０】
【発明の効果】以上説明したように本発明によれば、オ
ペアンプの出力に駆動電流の向きを反転させるだけの電
流を外部から供給しているので、出力ダイナミックレン
ジが拡大できる。また、出力ダイナミックレンジが拡大
した分、電源電圧が下げられ、ひいては低消費電力化が
図れる。たとえば、１０Ｖのダイナミックレンジをとる
のに、オペアンプの出力ダイナミックレンジが０．２Ｖ
からＶCC−０．２Ｖと拡大できれば、電源電圧は１０．
４Ｖで済むからである。従来は、１Ｖ〜ＶCC−１Ｖで、
電源電圧は１２Ｖ必要だった。
ペアンプの出力に駆動電流の向きを反転させるだけの電
流を外部から供給しているので、出力ダイナミックレン
ジが拡大できる。また、出力ダイナミックレンジが拡大
した分、電源電圧が下げられ、ひいては低消費電力化が
図れる。たとえば、１０Ｖのダイナミックレンジをとる
のに、オペアンプの出力ダイナミックレンジが０．２Ｖ
からＶCC−０．２Ｖと拡大できれば、電源電圧は１０．
４Ｖで済むからである。従来は、１Ｖ〜ＶCC−１Ｖで、
電源電圧は１２Ｖ必要だった。
【図１】本発明に係る液晶階調電圧発生回路の第１の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図２】オペアンプの出力段の一例を示す回路図であ
る。
る。
【図３】本発明に係る液晶階調電圧発生回路の第２の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図４】一般的な液晶表示装置を示すブロック回路図で
ある。
ある。
【図５】従来の液晶階調電圧発生回路を示す回路図であ
る。
る。
１、１’─抵抗ラダー回路 ２─バッファ ３、３’─抵抗ラダー回路 ４─定電圧発生回路 ＲO、Ｒ1、─、Ｒn、ＲO'、Ｒ1'、─、Ｒn'─抵抗 ＯＰO、ＯＰ1、─、ＯＰn─オペアンプ ＲR1、ＲR2─抵抗
Claims (4)
- 【請求項１】 高電圧電源端子（ＶCC）と低電圧電源端
子（ＧＮＤ）との間に接続され、各ノードが基準電圧
（Ｖn、Ｖn-1、─、Ｖ1）を発生する第１の抵抗ラダー
回路（１’）と、 前記高電圧電源端子と前記低電圧電源端子との間に接続
された第２の抵抗ラダー回路（３’）と、 該第２の抵抗ラダー回路の各ノードと前記第１の抵抗ラ
ダー回路の各ノードとの間に接続された複数の電圧フォ
ロワ（ＯＰn、ＯＰn-1、─、ＯＰ1）と、 前記第２の抵抗ラダー回路の前記高電圧電源端子側の第
１の抵抗（Ｒn'）と第２の抵抗（Ｒn-1'）とのノードに
接続された定電圧発生回路（４）とを具備する液晶階調
電圧発生回路。 - 【請求項２】 前記第１の抵抗ラダー回路の前記高電圧
電源端子側の抵抗（Ｒn）の値は、該抵抗に接続された
電圧フォロワの出力電流が零もしくは吸い込み状態とな
るように設定され、 前記第１の抵抗ラダー回路の前記低電圧電源端子側の抵
抗（ＲO）の値は、該抵抗に接続された電圧フォロワの
出力電流が零もしくは吐き出し状態となるように設定さ
れ、 前記第２の抵抗ラダー回路の前記高電圧電源端子側の抵
抗（Ｒn '）の値は、該抵抗に接続された定電圧発生回路
の出力電流が零もしくは吸い込み状態となるように設定
されている請求項１に記載の液晶階調電圧発生回路。 - 【請求項３】 前記第１の抵抗ラダー回路の前記高電圧
電源端子側の抵抗（Ｒn）及び前記低電圧電源端子側の
抵抗（ＲO）を第１、第２の定電流源（Ｉ1、Ｉ2）に代
え、前記第２の抵抗ラダー回路の前記高電圧電源端子側
の抵抗（Ｒn'）を第３の定電流源（Ｉ3）に代えた請求
項１に記載の液晶階調電圧発生回路。 - 【請求項４】 前記第１の定電流源の電流値は、該第１
の定電流源に接続された電圧フォロワの出力電流が零も
しくは吸い込み状態となるように設定され、 前記第２の定電流源電流値は、該第２の定電流源に接続
された電圧フォロワの出力電流が零もしくは吐き出し状
態となるように設定され、 前記第３の定電流源電流値は、前記定電圧発生回路の出
力電流が零もしくは吸い込み状態となるように設定され
ている請求項３に記載の液晶階調電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31427496A JP2830862B2 (ja) | 1996-11-11 | 1996-11-11 | 液晶階調電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31427496A JP2830862B2 (ja) | 1996-11-11 | 1996-11-11 | 液晶階調電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10142582A JPH10142582A (ja) | 1998-05-29 |
| JP2830862B2 true JP2830862B2 (ja) | 1998-12-02 |
Family
ID=18051394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31427496A Expired - Fee Related JP2830862B2 (ja) | 1996-11-11 | 1996-11-11 | 液晶階調電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830862B2 (ja) |
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| KR20030050743A (ko) * | 2001-12-19 | 2003-06-25 | 삼성전자주식회사 | 박막 트랜지스터형 액정 표시 장치(ｔｆｔ-ｌｃｄ) 구동드라이버의 계조 전압 발생 회로 |
| JP2005010276A (ja) * | 2003-06-17 | 2005-01-13 | Seiko Epson Corp | ガンマ補正回路、液晶駆動回路、表示装置、電源回路 |
| JP2005037746A (ja) * | 2003-07-16 | 2005-02-10 | Mitsubishi Electric Corp | 画像表示装置 |
| JP4836469B2 (ja) | 2005-02-25 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 階調電圧発生回路 |
| JP4647448B2 (ja) * | 2005-09-22 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 階調電圧発生回路 |
| JP5137321B2 (ja) | 2006-04-20 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 表示装置、ｌｃｄドライバ及び駆動方法 |
| JP4915841B2 (ja) | 2006-04-20 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 階調電圧発生回路、ドライバｉｃ、及び液晶表示装置 |
| JP2008009063A (ja) * | 2006-06-28 | 2008-01-17 | Sanyo Electric Co Ltd | 電圧調整回路 |
| JP4493681B2 (ja) * | 2007-05-17 | 2010-06-30 | Ｏｋｉセミコンダクタ株式会社 | 液晶駆動装置 |
-
1996
- 1996-11-11 JP JP31427496A patent/JP2830862B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10142582A (ja) | 1998-05-29 |
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