JPH10142582A - 液晶階調電圧発生回路 - Google Patents
液晶階調電圧発生回路Info
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- JPH10142582A JPH10142582A JP31427496A JP31427496A JPH10142582A JP H10142582 A JPH10142582 A JP H10142582A JP 31427496 A JP31427496 A JP 31427496A JP 31427496 A JP31427496 A JP 31427496A JP H10142582 A JPH10142582 A JP H10142582A
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Abstract
イナミックレンジが縮小していた。 【解決手段】 電源端子VCCと接地端子GNDとの間
に、抵抗RO、R1、─、Rnよりなる抵抗ラダー回路
1’及び抵抗RO'、R1'、─、Rn'よりなる抵抗ラダー
回路3’を接続する。2つの抵抗ラダー回路1’、3’
間にオペアンプOP1、OP2、─、OPnを接続する。
抵抗Rn-1'、Rn'のノードにオペアンプOPOよりなる
定電圧発生回路4を接続する。オペアンプOPn、OP1
の出力電流を抵抗Rn、R1により調整し、オペアンプO
POの出力電流を抵抗Rn'により調整する。
Description
に、特に、その液晶階調電圧発生回路に関する。
進み、8階調の4096色表示から64階調の26万色
表示に移行している。一般的なカラー液晶表示装置は、
図4に示すごとく、外部より6ビットディジタル表示信
号R、G、Bを取り込むデータレジスタ1、ストローブ
信号STに同期して6ビットディジタル信号をラッチす
るラッチ回路2、並列N段のディジタル/アナログ(D
/A)変換器よりなる液晶駆動回路3よりなる。この液
晶駆動回路3は、ラッチ回路2の6ビットディジタル表
示信号をD/A変換してN段の電圧フォロワ4−1〜4
−Nに供給し、スイッチング素子5−1〜5−Nを介し
て液晶素子6−1〜6−Nに印加する。
性特性に合わせた階調特性を有する。液晶駆動回路3に
おいては、液晶階調電圧発生回路31によって基準電圧
を発生し、ROMスイッチによって構成されるデコーダ
32によって基準電圧の選択を行う。
ラダー回路を内蔵している。そして、そのラダー抵抗に
基準電圧を与えるために、各基準電圧点のインピーダン
スを下げるために、かつ基準電圧を微調整するために、
電圧フォロワで駆動するようになっている(参照:特開
平6−348235号広報)。
ァ)で駆動する従来の液晶階調電圧発生回路を図5を参
照して説明する。図5において、1はラダー抵抗R1、
R2、─、Rn-2 、Rn-1 よりなる抵抗ラダー回路、2
はラダー抵抗R1、R2、─、Rn-2 、Rn-1 の各ノード
を駆動するオペアンプOP1、OP2、─、OPn-2、O
Pn-1、OPn、よりなる電圧フォロワ(バッファ)、3
は各電圧フォロワに電圧を与えるラダー抵抗R1'、
R2'、─、Rn-2'、Rn-1'よりなる抵抗ラダー回路であ
る。ここで、抵抗ラダー回路3のラダー抵抗R1'、
R2'、─、Rn-2'、Rn-1'は可変抵抗とし、オペアンプ
OP1、OP2、─、OPn-2、OPn-1、OPn、に与え
る電圧を調整する。なお、電圧フォロワの数はn個減少
させることもできる。
GND及びHHであり、電圧HHは定電圧発生回路4によ
って与えられる。定電圧発生回路4はオペアンプO
PO、抵抗RR1、RR2及び基準電圧源VREFにより構成さ
れる。従って、電圧VHは、 VH=VREF(1+RR1/RR2) で与えられる。なお、電源電圧GNDも定電圧発生回路
によって与えてもよい。階調電圧Vn、Vn-1 、
Vn-2 、─、V2、V1は、ラダー抵抗Rn-1’、
Rn-2’、─、R2’、R1' 、RO'によって最終的に決
定される。つまり、 Vn=VH Vn-1=VH{(Rn-2'+Rn-3' +−−−+RO')/
(Rn-1'+Rn-2'+−−−+RO')} V1=VH{RO'/(Rn-1'+Rn-2'+−−−+RO')} ここで、内部で階調電圧を決定するラダー抵抗R1、
R2、─、Rn-2 、Rn-1 の比と、外部で階調電圧を決
定するラダー抵抗R1'、R2'、─、Rn-2'、Rn-1'の比
とが同一であれば、オペアンプOP2、─、OPn-2、O
Pn-1の出力電流は零となる。しかし、オペアンプOPn
の出力電流Inは、吐き出し方向で、 In=(Vn−V1)/(R1+R2+−−−+Rn-1) =IO (1) となり、また、オペアンプOP1の出力電流I1は、吸い
込み方向で、 I1=(Vn−V1)/(R1+R2+−−−+Rn-1) =IO (2) となる。他方、定電圧発生回路4について考察すると、
ラダー抵抗RO'、R1'、─、Rn-2'、Rn-1'に流れる電
流をIREF1とすれば、 IREF1=VH/(RO'+R1'+−−−+Rn-1') (3) となる。また、抵抗RR1 、RR2に流れる電流をIREF2
とすれば、 IREF2=VH/(RR1+RR2) (4) となる。つまり、オペアンプOPOは電流IREF1+I
REF2を吐き出す。
晶階調電圧発生回路においては、式(1)、(2)に示
すオペアンプOPnの吐き出し方向の出力電流In及びオ
ペアンプOP1の吸い込み方向の出力電流I1のために、
オペアンプOPn、OP1の出力ダイナミックレンジが縮
小するという課題がある。同様に、式(3)、(4)に
示すオペアンプの出力電流のために、オペアンプの出力
ダイナミックレンジが縮小するという課題がある。
めに本発明は、高電圧電源端子と低電圧電源端子との間
に、第1、第2の抵抗ラダー回路を接続する。また、第
2の抵抗ラダー回路の各ノードと第1の抵抗ラダー回路
の各ノードとの間に複数の電圧フォロワを接続する。さ
らに、第2の抵抗ラダー回路の高電圧電源端子側の第1
の抵抗と第2の抵抗とのノードに定電圧発生回路を接続
するものである。これにより、高電圧電源端子側の電圧
フォロワの吐き出し電流を第1の抵抗ラダー回路の高電
圧電源端子側の抵抗によって調整し、低電圧電源端子側
の電圧フォロワの吸い込み電流を第1の抵抗ラダー回路
の低電圧電源端子側の抵抗によって調整し、定電圧発生
回路の吐き出し電流を第2の抵抗ラダー回路の高電圧電
源端子側の抵抗によって調整する。
発生回路の第1の実施の形態を示す回路図である。図1
においては、図5の抵抗ラダー回路1に、電源端子VCC
とラダー抵抗Rn-1との間に接続されたラダー抵抗Rnを
付加し、また、接地端子GNDとラダー抵抗R1との間
に接続されたラダー抵抗ROを付加し、これにより、抵
抗ラダー回路1’を構成する。さらに、図5の抵抗ラダ
ー回路3’に、電源端子VCCとラダー抵抗Rn-1'との間
に接続されたラダー抵抗Rn'を付加し、これにより、抵
抗ラダー回路3’を構成する。
Vn、Vn-1 、Vn-2 、─、V2、V1は、ラダー抵抗R
n-1’、Rn-2’、─、R2’、R1' 、RO'によって最終
的に決定され、また、ラダー抵抗R1、R2、─、
Rn-2 、Rn-1 の比と、ラダー抵抗R1'、R2'、─、R
n-2'、Rn-1'の比とが同一であれば、オペアンプO
P2、─、OPn-2、OPn-1の出力電流は零となる。他
方、オペアンプOPnには電源端子VCCからラダー抵抗
Rnを介して電流が供給されるので、オペアンプOPnの
出力電流Inは上述の式(1)とはならない。同様に、
オペアンプOP1には接地端子GNDにラダー抵抗R0を
介して電流が引き出されるので、オペアンプOPOの出
力電流IOも上述の式(2)とはならない。ここで、ラ
ダー抵抗Rnの値を、 Rn≦(VCC−Vn)/Io (5) とし、ラダー抵抗ROの値を、 RO≦V1/IO (6) とすれば、オペアンプOPn、OP1の出力電流は零もし
くは反転する。つまり、式(5)、(6)の条件のもと
では、ラダー抵抗Rn-1 、Rn-2 、─、R2 、R1 に流
れる電流をすべて抵抗Rn、R1から供給することになる
からである。このようにして、オペアンプOPn、OP1
の出力ダイナミックレンジを拡大することができる。
と、ラダー抵抗Rn'の値を、 Rn'≦(VCC−VH)/(IREF1+IREF2) (7) とすれば、オペアンプOPOの出力電流は零もしくは反
転する。つまり、式(7)の条件のもとでは、電流I
REF1+IREF2をすべて抵抗Rn'から供給することになる
からである。このようにして、オペアンプOPOの出力
ダイナミックレンジを拡大することができる。
逆転させると出力ダイナミックレンジが拡大できること
についてオペアンプのB級増幅出力段を示す図2を参照
して説明する。電流源としてのPNPトランジスタQ1
は、電源端子VCCに接続されたエミッタ、バイアス電圧
VBが印加されたベースを有する。電流増幅用のNPN
トランジスタQ2は、PNPトランジスタQ1のコレク
タに接続されたコレクタ、入力端子INに接続されたベ
ース、接地されたエミッタを有する。出力吐き出し電流
増幅用のNPNトランジスタQ3は電源端子VCCと出力
端子OUTとの間に接続され、出力吸い込み電流増幅用
PNPトランジスタQ4は出力端子OUTと接地端子G
NDとの間に接続されている。NPNトランジスタQ3
のベースはPNPトランジスタQ1のコレクタに接続さ
れ、PNPトランジスタQ4のベースはNPNトランジ
スタQ2のコレクタに接続されている。
は、つまり、吐き出し電流(ISOURCE)時には、NPN
トランジスタQ3がオンし、PNPトランジスタQ4が
オフする。この結果、最大出力電圧Vmaxは、 Vmax=VCC−VCE(Q1)−VBE(Q3) =VCC−1V (8) ただし、VCE(Q1)はトランジスタQ1のコレクター
エミッタ間電圧、VBE(Q3)はトランジスタQ3のベ
ースーエミッタ間電圧、となる。
り、吸い込み電流(ISINK)時には、NPNトランジス
タQ3がオフし、PNPトランジスタQ4がオンする。
この結果、最大出力電圧Vminは、 Vmin=VCE(Q2)+VBE(Q3) =1V (9) ただし、VCE(Q2)はトランジスタQ2のコレクター
エミッタ間電圧、VBE(Q4)はトランジスタQ4のベ
ースーエミッタ間電圧、となる。
し方向の駆動電流が流れ、低電圧側に対して吸い込み方
向の駆動電流が流れた場合は、電源電圧VCCに対して実
際に利用できる電源効率としてはVCC−2(=VCC−1
−1)と小さくなってしまう。そのため、逆に必要とす
る電圧範囲より約2V以上高い電源電圧を供給する必要
があり、ひいては、消費電力が大きくなる。
に電流が流れる場合について説明する。この場合、NP
NトランジスタQ3がオフし、トランジスタQ3がオン
する。これにより、出力端子OUTがVCCでもトランジ
スタQ1のコレクターエミッタ間電圧VCE(Q1)はV
BE(Q4)となり、飽和せず正常動作範囲に入る。すな
わち、出力最大電圧Vmaxが電源電圧VCCまで拡大でき
たことを示す。なお、このとき、入力作動トランジスタ
としてNPN型を使用すれば入力側も電源電圧いっぱい
のVCCまで入力することが可能である。
電流が流れる場合について説明する。この場合、NPN
トランジスタQ3がオンし、PNPトランジスタQ4が
オフする。これにより、出力端子OUTが接地電位のO
VでもトランジスタQ2のコレクターエミッタ間電圧V
CE(Q2)はVBE(Q3)となり、飽和せず正常動作範
囲に入る。すなわち、出力最小電圧Vminが電源の最低
電圧の0Vまで拡大できたことを示す。なお、このと
き、入力差動トランジスタとしてPNP型を使用すれば
入力側も最低電源電圧0Vまで入力することが可能であ
る。このように、0Vから電源電圧VCCまで出力可能で
あるが、実際には、トランジスタのコレクタ、エミッタ
間の飽和電圧等で0.2V〜VCC−0.2V程度が使用
可能範囲と考えられる。
の第2の実施の形態を示す回路図である。図3において
は、図1の抵抗Rn、RO、Rn'に代えて、定電流源
I1、I2、I3を設けたものである。従って、第1の実
施の形態における条件式(5)、(6)、(7)に代え
て、 I1≧IO (5)' I2≧IO (6)' I3≧IREF1+IREF2 (7)' を採用する。これにより、第1の実施の形態と同様に、
オペアンプOPn、OP1、OPoの出力ダイナミックレ
ンジを拡大することができる。
実際の回路構成では電源電圧まで出力することはできな
い。一般的には、0.2V〜VCC−0.2V程度が実現
可能な範囲である。従って、第2の実施の形態では、最
大0.2V〜VCC−0.2Vまでのダイナミックレンジ
拡大が可能である。また、第2の実施の形態では、抵抗
Rn-1〜R1に供給する電流が定電流であることから、電
源電圧VCCが変動してもオペアンプOPn、OP1の出力
電流に変化がない。従って、電源電圧が変動する可能性
のある場合に、特に有効である。
ペアンプの出力に駆動電流の向きを反転させるだけの電
流を外部から供給しているので、出力ダイナミックレン
ジが拡大できる。また、出力ダイナミックレンジが拡大
した分、電源電圧が下げられ、ひいては低消費電力化が
図れる。たとえば、10Vのダイナミックレンジをとる
のに、オペアンプの出力ダイナミックレンジが0.2V
からVCC−0.2Vと拡大できれば、電源電圧は10.
4Vで済むからである。従来は、1V〜VCC−1Vで、
電源電圧は12V必要だった。
施の形態を示す回路図である。
る。
施の形態を示す回路図である。
ある。
る。
Claims (4)
- 【請求項1】 高電圧電源端子(VCC)と低電圧電源端
子(GND)との間に接続され、各ノードが基準電圧
(Vn、Vn-1、─、V1)を発生する第1の抵抗ラダー
回路(1’)と、 前記高電圧電源端子と前記低電圧電源端子との間に接続
された第2の抵抗ラダー回路(3’)と、 該第2の抵抗ラダー回路の各ノードと前記第1の抵抗ラ
ダー回路の各ノードとの間に接続された複数の電圧フォ
ロワ(OPn、OPn-1、─、OP1)と、 前記第2の抵抗ラダー回路の前記高電圧電源端子側の第
1の抵抗(Rn')と第2の抵抗(Rn-1')とのノードに
接続された定電圧発生回路(4)とを具備する液晶階調
電圧発生回路。 - 【請求項2】 前記第1の抵抗ラダー回路の前記高電圧
電源端子側の抵抗(Rn)の値は、該抵抗に接続された
電圧フォロワの出力電流が零もしくは吸い込み状態とな
るように設定され、 前記第1の抵抗ラダー回路の前記低電圧電源端子側の抵
抗(RO)の値は、該抵抗に接続された電圧フォロワの
出力電流が零もしくは吐き出し状態となるように設定さ
れ、 前記第2の抵抗ラダー回路の前記高電圧電源端子側の抵
抗(Rn ')の値は、該抵抗に接続された定電圧発生回路
の出力電流が零もしくは吸い込み状態となるように設定
されている請求項1に記載の液晶階調電圧発生回路。 - 【請求項3】 前記第1の抵抗ラダー回路の前記高電圧
電源端子側の抵抗(Rn)及び前記低電圧電源端子側の
抵抗(RO)を第1、第2の定電流源(I1、I2)に代
え、前記第2の抵抗ラダー回路の前記高電圧電源端子側
の抵抗(Rn')を第3の定電流源(I3)に代えた請求
項1に記載の液晶階調電圧発生回路。 - 【請求項4】 前記第1の定電流源の電流値は、該第1
の定電流源に接続された電圧フォロワの出力電流が零も
しくは吸い込み状態となるように設定され、 前記第2の定電流源電流値は、該第2の定電流源に接続
された電圧フォロワの出力電流が零もしくは吐き出し状
態となるように設定され、 前記第3の定電流源電流値は、前記定電圧発生回路の出
力電流が零もしくは吸い込み状態となるように設定され
ている請求項3に記載の液晶階調電圧発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31427496A JP2830862B2 (ja) | 1996-11-11 | 1996-11-11 | 液晶階調電圧発生回路 |
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JP31427496A JP2830862B2 (ja) | 1996-11-11 | 1996-11-11 | 液晶階調電圧発生回路 |
Publications (2)
Publication Number | Publication Date |
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JPH10142582A true JPH10142582A (ja) | 1998-05-29 |
JP2830862B2 JP2830862B2 (ja) | 1998-12-02 |
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JP31427496A Expired - Fee Related JP2830862B2 (ja) | 1996-11-11 | 1996-11-11 | 液晶階調電圧発生回路 |
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