JP2828920B2 - テストレジスタを備えるディジタル処理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテストレジスタを備える
ディジタル処理回路に関する。本発明はより詳細には前
記ディジタル回路のバスから外部データ処理システムへ
のアクセスを提供するホストインタフェースを有するデ
ィジタル回路に関する。

【０００２】

【従来の技術】テストレジスタはディジタル処理回路に
広く使用され、前記回路の開発及び生産テスト期間中に
回路の動作、特にあるブロックの動作をチェックするの
を可能にする。今までに、これらの回路は一般的には回
路動作データへのアクセスを提供していただけであり、
回路の異なるレジスタを個々にアクセスすることを可能
にしていなかった。

【０００３】さらに、これの周知のテストレジスタは、
要求されたテストによれば一定のブロックに所定データ
を提供することを可能にしていない。ディジタル化され
た画像を伝送しかつ格納する技術は、アナログ伝送に比
較し、得られた最終画像の品質を有意義に改善すること
を可能にする。これらの技術の応用はそのため増加し得
る。

【０００４】しかしながら、動くディジタル化画像の直
接の伝送及び格納は、極端な高ビット率を要求し、実際
にはこれらの画像を圧縮し、符号化することを要求す
る。ディジタル化された画像はそのため伝送前に符号化
されて画像が表すデータ量を減少させ、伝送後に復号さ
れる。符号及び復号技術は、もちろん、得られた最終画
像品質にとってきわめて重大である。これらの技術を使
用する異なる装置間の両立性を確保するためにある表示
を要求することは明らかになった。

【０００５】したがって、専門家のグループ（動く画像
の専門家グループ−ＭＰＥＧ）は、ＩＳＯ標準１１１７
２を作成した。この標準は、しばしば符号ＭＰＥＧによ
り指定されるが、音響信号と多分関連して、動画像の符
号及び復号条件を形成し、画像を格納しメモリから画像
を呼び出し、画像を伝送するために使用され得る。

【０００６】このＭＰＥＧ標準はコンパクトディスク、
対話形コンパクトディスク、磁気テープに画像を格納す
るために、ローカルエリアネットワーク及び電話線に画
像を伝送するために、同様に空中を経てＴＶ画像を伝送
するために使用され得る。全技術の十分で詳細な記載に
関し、読者に、標準組織から得ることができるＭＰＥＧ
標準を読むように、要請する。

【０００７】ＭＰＥＧ標準による圧縮データはいくつか
の異なる手順に従ってもよい。連続画像は、集められ
て、シーケンスを形成する像のグループを構成する。シ
ーケンスは像のグループに細分化される。各像はセクシ
ョンに分割され、各セクションは移動補償を適用するた
めに、必要ならば量子化規模を変化させるために使用さ
れる基体要素を構成するマクロ−ブロックに分割され
る。

【０００８】マクロ−ブロックは、１６×１６マトリッ
クスの画像要素（ピクセル）から形成される。各マクロ
−ブロックは６つのブロックに分割され、第１の４つの
ブロックは輝度信号を搬送し、他の２つのブロックはク
ロミナンス信号、それぞれ、青及び赤を搬送する。これ
らの６つのブロックのそれぞれは８×８マトリックスの
画像要素（ピクセル）として規定される。一定シーケン
スで異なる像に含まれる情報間に存在する類似が与えら
れるならば、そして、格納され又は伝送される情報量を
減少させるために、異なる種類の像は各シーケンス内に
規定される。

【０００９】Ｉ画像（Intra frames（内フレーム））は
静止画像としてそして別の像を参照せずに符号される画
像である。Ｐ像（Predicated（基づく））は以前に再構
成されたＩ又はＰ像から出発して推論される。Ｂ像（Bi
-directional frames（２方向フレーム））は、直前の
一方にまた直後の他方に、２つの再構成像、１つのＩ及
び１つのＰ又は２つのＰから推論される。

【００１０】一連の像が復号の順序で、取得又は返還時
に像が与えられる順序ではなく、伝送されることは強調
されるべきである。この離散コサイン変換（ＤＣＴ）は
ブロックレベルに用いられる。このＤＣＴ変換は空間ブ
ロックを、８×８マトリックスのピクセルとして上記に
示されるように規定されるが、空間周波数の、８×８マ
トリックスとして形成される時間ブロックに変換する。

【００１１】時間ブロックの８×８のマトリックスにお
いて、マトリックスの上左側コーナに配置される連続背
景係数（ＤＣ）は、異なる周波数に対応する他の成分の
より、得られた視覚的印象の点でより重要である。より
正確には、周波数が高いほど、目は感度が周波数に対し
て感度が鈍くなる。

【００１２】これは、特に周波数が高いので、周波数の
レベルが量子化されるからである。この量子化は標準に
より課されないアルゴリズムにより確実にされ、量子化
及び可変長さ符号動作である。ＤＣＴ変換により得られ
る周波数領域のマトリックスは「量子化マトリックス」
と呼ばれるマトリックスによって処理される。これは時
間領域のマトリックスの各期間を値の位置に関連されて
いる値で割るために使用され、これらの係数により与え
られる異なる周波数の重みが可変であるという事実を斟
酌する。

【００１３】各値が最も近い整数値に丸められた後に、
この動作は０に等しい多数の係数に帰着する。内マクロ
−ブロックに対してＤＣ係数の量子化値は、例８に対し
て一定である。非−零周波数係数はジグザグタイプの走
査に従ってフフマンテーブル（Huffman table）を参照
して符号化され、これは可変長符号値をマトリックスの
係数のそれぞれに与え、データのボリュームを減少させ
ている。

【００１４】好ましくは、連続背景を表す係数は量子化
後に伝送され、なお、量子化マトリックスは、伝送され
る情報の品質にいかなる重大な減縮なしに、データのボ
リュームが最大格納又は伝送可能性に対応する所定レベ
ル以下になるように、最適化される。タイプＩフレーム
は移動ベクトルの使用なしに符号化される。

【００１５】逆に、Ｐ及ぶＢフレームは、移動ベクトル
を、少なくとも、これらのフレームを構成するあるマク
ロ−ブロックに対して、使用し、符号化効率を増加する
のを可能にし、そして参照像のどの部分から検討される
フレームの特別のマクロブロックが推論されたかを示
す。移動ベクトルの検索は符号化時の最適化の対象であ
り、ＤＰＣＭ技術を用いてそれ自体符号化される。これ
は一定像の異なるマクロ−ブロックの移動ベクトル間の
既存関係を最もよく開発している。移動ベクトルは最終
的に可変長符号化（ＶＬＣ）の対象となる。

【００１６】符号化シーケンスに関する全てのデータは
記録されるか又は伝送されるかのいずれかであるビット
流れを形成する。このようなビット流れは情報及びパラ
メータであってその値がシーケンスを通して維持される
もののある量を含むシーケンスヘッダで始まる。同様
に、シーケンスはフレームのグループに分割され、これ
らのグループのそれそれはグループヘッダにより先行さ
れ、各フレームを表すデータはそれ自体フレームヘッダ
により先行される。

【００１７】テストレジスタの実現は特に複雑な回路、
ＭＰＥＧ標準により予想される種類の画像の再構成に対
してビット流れを復号化するのに使用されるものにおい
て、得に重要である。

【００１８】

【発明が解決しようとする課題】本発明の第１の目的
は、ブロックを、ディジタル処理回路内で、入力データ
を選択することによりテストすることを可能にすること
であり、このブロックからの出力データを審査すること
である。本発明の別の目的は、テストを、システムが使
用にあるとき透過的であり得るレジスタを使用して、行
うことを可能にすることである。

【００１９】本発明のさらなる目的は、テストレジスタ
を、ＭＰＥＧ復号化回路の開発の情況内で、使用するこ
とを可能にするが、この回路はシステムの動作環境を表
すパラメータ、像の大きさ及び他の代表的なパラメータ
のようなものを設定することを可能にする。

【００２０】

【課題を解決するための手段及び作用】本発明は、ディ
ジタル処理回路のバスから外部データ処理システムへの
ホストインタフェースシステムを有するディジタル処理
回路に関し、前記処理回路はブロックに分割され、上流
ブロック及び下流ブロック間に設けられるテストレジス
タを有する。

【００２１】本発明によれば、テストレジスタはバスに
接続され、データをテストレジスタに送ることを又はテ
ストレジスタが含むデータを読み出すことを可能にする
アドレスにより特定される。異なる好ましい実施例にお
いて、本発明の装置は任意の技術的実行可能な組み合わ
せを取り入れられる下記特徴を具備する。

【００２２】−各レジスタはアクティブ状態及び静止状
態を有し、前記バスはコントロールライン、アドレスラ
イン及びデータラインを有し、テストレジスタはこれら
のラインに存在する信号に従ってリード又はライト信号
の発生を可能にし、前記ディジタル処理回路をアクティ
ブ状態に変化させる手段と、このライト又はリード動作
を認める付加的手段とを具備する； −テストレジスタは静止状態で透過である； −各テストレジスタはリード信号によりコマンドされる
第１のマルチプレクサを具備し、この一方の入力はバス
を横切るデータを受け、前記第１のマルチプレクサの出
力は論理オペレータの出力によりコマンドされる第２の
マルチプレクサに接続され、前記論理オペレータはその
入力でライト信号及びライト認可信号を受け、前記第２
のマルチプレクサの第２の入力は上流ブロックに接続さ
れ、そして前記第２のマルチプレクサの出力は下流ブロ
ックに接続される； −静止状態において、テストレジスタはＤタイプフリッ
プ−フロップのように振る舞う； −各テストレジスタはブロック間に配設されたＤタイプ
フリップ−フロップを具備し、前記ブロックはレジスタ
が静止状態にある時レジスタにより分離される； −ディジタル処理回路はブロックｎで公称速度で動作テ
ストを行うことを可能にし、入力テストベクトルは、上
流レジスタに、第１のクロックパルスの正に進む遷移で
書き込まれ、そして下流レジスタから、第１のクロック
パルスに直接続く第２のクロックパルスの正に進む遷移
で読み出す； −データバスのインピーダンスはリード又はライトサイ
クルの出発前に高い； −ディジタル処理回路はＭＰＥＧ標準に応じて画像を表
すビット流れを復号する装置に含まれる； −一定のテストレジスタが、同時に他のテストレジスタ
へのアクセスを認める間に、アクティブ状態を無期限に
維持することができる； −少なくとも１つのテストレジスタがそれ自体の情報
（アクティブ又は静止）を具備する； −テストレジスタが、関連されない回路の全ての他のブ
ロックが通常的に振る舞い続ける間、アプリケーション
環境のプログラムにより活性化される。

【００２３】

【実施例】ディジタル処理回路９は、図１に示されるよ
うに、上流機能ブロック２が前置しかつ下流機能ブロッ
ク３が従う機能ブロック１に分割されている。テストレ
ジスタｎは、上流レジスタと呼ばれるが、上流ブロック
２及び被テストブロック１との間に置かれ、ｎ＋１レジ
スタは、下流レジスタと呼ばれるが、被テストブロック
１及び下流ブロック３の間に置かれる。

【００２４】バス６はホストインタフェース７を有し、
これはデータバス８が表す外部データ処理システムにバ
ス６を横切るデータを送りかつ受けるのを可能にする。
バス６は通常のコントロールライン６１、アドレスライ
ン６２、及びデータライン６３を具備する。各テストレ
ジスタ４、５は復号ユニット４０を有する。その入力は
コントロールライン６１及びアドレスライン６２に接続
され、復号ユニット４０は前記ラインで受ける信号に依
存してライト信号又はリード信号を出力する。論理オペ
レータ４１は、一方の入力で、ライト信号を受け、そし
てその他方の入力で、テストコントロールレジスタ又は
テスト中のレジスタ自体のいずれかから始まるコマンド
信号を受けて、ライト動作を可能にする。この論理オペ
レータ４１からの出力は第２のマルチプレクサ４２のコ
マンドゲートに接続される。

【００２５】上流レジスタテストの場合、この第２のマ
ルチプレクサ４２はその入力で上流ブロックから始まる
データを受け、その出力はテストに対してブロック１の
データ入力に接続される。もちろん、もしマルチプレク
サ４２が下流レジスタを構成するならば、マルチプレク
サ４２はその入力の一方にテストされるべきブロックか
ら始まるデータを受け、その出力は下流ブロックのデー
タ入力に接続される。

【００２６】第１のマルチプレクサ４３はその入力の一
方にバス６のデータライン６３から始まるデータを受
け、その他方の入力は第２のマルチプレクサからの出力
信号に接続される。この出力信号はバス６のデータライ
ン６３に、復号器４０により送られるリード信号により
トリガされるゲート４４を経由して接続される。この第
１の記載は第１の実施例に正確に対応する。

【００２７】第２の実施例によれば、Ｄタイプ−フリッ
プフロップ４５は第２のマルチプレクサ４２とテストレ
ジスタであってこれに続くブロックにデータを通信する
ものの出力間に設けられる。この最後の場合に、ゲート
４４はフリップフロップ４５の出力に接続される。バス
６に流れるコントロール及びアドレス信号はレジスタで
ライト及びリード動作を形成させることが可能である。

【００２８】レジスタ（４、５）は他のレジスタへのア
クセスを妨げることなく、無期限にアクティブ状態を維
持することができる。第４図に示される第３の実施例に
よれば、前記レジスタは有利には、その状態（アクティ
ブ又は静止）に、例えば、ラッチングレジスタ４６にお
いて、関する情報を含み、外部データ処理システムか
ら、すなわち、アプリケーション環境から始まるプログ
ラムによって、回路の他のブロックの振る舞いに影響を
与えることなく、活性化される。

【００２９】ラッチングレジスタ４６はレジスタ（４、
５）の状態に関する情報を維持し、論理オペレータ４１
の入力の１つにかつデータライン６３に接続される。ラ
ッチングレジスタ４６はリセット入力４７を具備し、こ
れはレジスタを、回路の一般的なリセット信号によりリ
セットする。なお、レジスタは特別のレジスタに格納さ
れ得るコントロール信号により透過になり得る。

【００３０】図５〜７に示されるリード及びライトタイ
ミング図において、アドレス信号は７１と参照符号を付
けられ、ライト及びリードコマンド信号は７２及び７３
とそれぞれ参照符号を付けられ、データ信号は７４と、
クロック信号は７５と参照符号を付けられる。第２の実
施例をさらに詳細に説明する。テストの動作は、下記の
ようである：−バス６のアドレス及びコントロールフィ
ールドの復号がライトコマンドを生成するとき、データ
はレジスタにより認識されかつ時間どおりに得られる。

【００３１】リードサイクルは、テストが本発明の第１
の実施例の応じて行われる時、同様に追従される。 −ライトサイクルは、内部バスのアドレス及びコントロ
ールフィールドの復号がライトパルスを発生するとき
に、始まる。透過的テストレジスタに対して、第１の実
施例に対応して、データは、ライトコマンドが立ち下が
る時、サンプルされる。Ｄタイプフリップ−フロップ付
きのテストレジスタに対して、データは、ライト信号に
より認められた時、クロックパルスの各正に進む遷移で
サンプルされる。

【００３２】「フリップ−フロップ」として知られてい
る第２のタイプのレジスタはテストを公称速度で行うこ
とを可能にする。これを達成するために、入力テストに
対応するデータは上流レジスタに書き込まれ、そして、
クロックパルスの二つの正に進む遷移が生じた後に、出
力テストベクトルは下流レジスタから読み出される。

【００３３】第１の正に進む遷移は入力テストのデータ
値のサンプリングを可能にし、そして第２の正に進む遷
移は下流テストレジスタから出力データ用の同一のサン
プリングを可能にする。各テストレジスタに対するリー
ド及びライト信号のコマンドがホストインタフェース７
を経由して外部データ処理システム８の支援を得て、テ
ストされるべきディジタル回路ブロックのそれぞれを急
速に充分にテストすることが可能になる。

【００３４】回路がより複雑になるとますます急速なテ
スト値が大きくなることに注目せよ。

【００３５】

【発明の効果】このようにして、本発明は、どんなその
実施例でも、回路に又は同一のバスに接続される回路す
べてに含まれる異なるテストレジスタに独立にアクセス
することを可能にする。各レジスタは上流ブロックの出
力状態に関する情報を得ることを可能にし、下流ブロッ
クの入力状態を選択することを可能にする。

【００３６】唯一の書き込みステップがテストレジスタ
での情報を書き込むために、もし必要とされるならば、
このレジスタをラッチするために進められる。テストレ
ジスタがラッチされている時でさえ、テストレジスタで
の新情報を書き込むことが可能になる。レジスタがラッ
チされている時、レジスタはクロックが活性化される時
でさえその値を、さらに回路作業を維持する。

【００３７】テストレジスタへのアクセスは、ライトに
対して又はリードに対しても同様に、回路の作業さらに
機能的クロックから独立している。各テストレジスタは
ラッチされ又はラッチをはずされることもある。

【図面の簡単な説明】

【図１】本発明に係るディジタル処理回路の全体ブロッ
ク図である。

【図２】本発明の第１の実施例のブロック図である。

【図３】本発明の第２の実施例のブロック図である。

【図４】本発明の第３の実施例のブロック図である。

【図５】本発明の第２の実施例におけるリード動作のタ
イミング図である。

【図６】本発明の第２の実施例におけるライト動作のタ
イミング図である。

【図７】本発明の第２の実施例に係る、一定ブロックの
入力及び出力データのライト及びリード動作のタイミン
グ図である。

【符号の説明】

１、２、３…ブロック ４、５…テストレジスタ ６…処理回路バス ７…ホストインタフェース ８…外部データ処理システム

フロントページの続き (56)参考文献 特開 昭62−38949（ＪＰ，Ａ) 特開 昭62−124470（ＪＰ，Ａ) 特開 昭63−188782（ＪＰ，Ａ) 特開 平３−252570（ＪＰ，Ａ) 特開 昭64−59540（ＪＰ，Ａ) 特開 昭64−48139（ＪＰ，Ａ) 加藤雅浩，“マルチメディア国際標準 方式ＭＰＥＧ固まる、動画圧縮チップ ／ソフトが登場”，日経エレクトロニク ス、日経ＢＰ社，平成４年１月６日，第 544号，ｐ．147−154 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28 - 31/30

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル処理回路のバスから外部デー
   タ処理システムへのホストインタフェースシステムを有
   するディジタル処理回路において、前記ディジタル処理
   回路はブロックに分割され、上流ブロック及び下流ブロ
   ック間に設けられるテストレジスタを有し、バスはコントロールライン、アドレスライン及びデータ
   ラインを有し、各テストレジスタに接続され、 各テストレジスタはデータをテストレジスタに送らせ又
   はテストレジスタが含むデータを読み出させるアドレス
   により特定され、他のテストレジスタと独立にアクセス
   され、 各テストレジスタはアクティブ状態及び静止状態を有
   し、コントロールライン、アドレスライン及びデータラ
   インに存在する信号に従ってリード又はライト信号の発
   生を可能にし且つ前記ディジタル処理回路をアクティブ
   状態に変化させる手段と、このライト又はリード動作を
   認める付加的手段とを備える ディジタル処理回路。
2. 【請求項２】 各テストレジスタは上流ブロックの出力
   状態を監視し且つ下流ブロックの入力状態を選択する請
   求項１に記載のディジタル処理回路。
3. 【請求項３】 各テストレジスタはバスのコントロール
   ライン、アドレスライン及びデータラインに接続される
   請求項１に記載のディジタル処理回路。
4. 【請求項４】 テストレジスタは静止状態で透過であ
   る、請求項１に記載のテストレジスタを備えるディジタ
   ル処理回路。
5. 【請求項５】 各テストレジスタはリード信号によりコ
   マンドされる第１のマルチプレクサを具備し、この一方
   の入力はバスを横切るデータを受け、前記第１のマルチ
   プレクサの出力は論理オペレータの出力によりコマンド
   される第２のマルチプレクサに接続され、前記論理オペ
   レータはその入力でライト信号及びライト認可信号を受
   け、前記第２のマルチプレクサの第２の入力は上流ブロ
   ックに接続され、そして前記第２のマルチプレクサの出
   力は下流ブロックに接続される、請求項１又は４に記載
   のテストレジスタを備えるディジタル処理回路。
6. 【請求項６】 静止状態において、テストレジスタはＤ
   タイプフリップ−フ ロップのように振る舞う、請求項１
   乃至５のいずれか一つに記載のテストレジスタを備える
   ディジタル処理回路。
7. 【請求項７】 各テストレジスタはブロック間に配設さ
   れたＤタイプフリップ−フロップを具備し、前記ブロッ
   クはレジスタが静止状態にある時レジスタにより分離さ
   れる、請求項６に記載のテストレジスタを備えるディジ
   タル処理回路。
8. 【請求項８】 ディジタル処理回路はブロックｎで公称
   速度で動作テストを行うことを可能にし、入力テストベ
   クトルは、上流レジスタに、第１のクロックパルスの正
   に進む遷移で書き込まれ、そして下流レジスタから、第
   １のクロックパルスに直接続く第２のクロックパルスの
   正に進む遷移で読み出す、請求項７に記載のテストレジ
   スタを備えるディジタル処理回路。
9. 【請求項９】 データバスのインピーダンスはリード又
   はライトサイクルの出発前に高い、請求項１乃至８のい
   ずれか一つに記載のテストレジスタを備えるディジタル
   処理回路。
10. 【請求項１０】 ディジタル処理回路はＭＰＥＧ標準に
    応じて画像を表すビット流れを復号する装置に含まれ
    る、請求項１乃至９のいずれか一つに記載のテストレジ
    スタを備えるディジタル処理回路。
11. 【請求項１１】 一定のテストレジスタが、同時に他の
    テストレジスタへのアクセスを認める間に、アクティブ
    状態を無期限に維持することができる、請求項１乃至１
    ０のいずれか一つに記載のテストレジスタを備えるディ
    ジタル処理回路。
12. 【請求項１２】 少なくとも１つのテストレジスタがそ
    れ自体の情報（アクティブ又は静止）を具備する、請求
    項１乃至１１のいずれか一つに記載のテストレジスタを
    具備するディジタル処理回路。
13. 【請求項１３】 テストレジスタが、関連されない回路
    の全ての他のブロックが通常的に振る舞い続ける間、ア
    プリケーション環境のプログラムにより活性化される、
    請求項１乃至１２のいずれか一つに記載のテストレジス
    タを備えるディジタル処理回路。