DE69508295T2

DE69508295T2 - Digitale Verarbeitungsschaltung mit Prüfregistern

Info

Publication number: DE69508295T2
Application number: DE69508295T
Authority: DE
Inventors: Oswald Colavin
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1994-02-04
Filing date: 1995-01-25
Publication date: 1999-11-11
Anticipated expiration: 2015-01-26
Also published as: JP2828920B2; FR2716019B1; FR2716019A1; DE69508295D1; EP0666537A1; JPH07319727A; EP0666537B1; US5636142A

Description

Die Erfindung betrifft eine digitale Verarbeitungsschaltung mit Prüfregistern.
Sie betrifft insbesondere eine digitale Schaltung, die mit einem Host-Interface versehen ist, welches den Zugriff seines Busses auf ein externes Datenverarbeitungssystem ermöglicht.
Die Verwendung von Prüfregistern ist bei digitalen Verarbeitungsschaltungen üblich; sie ermöglichen eine Kontrolle der Funktionsfähigkeit der Schaltung und insbesondere bestimmter Blöcke sowohl bei der Entwicklung, wie bei den Herstellungskontrollen dieser Schaltungen.
Bisher ermöglichen diese Schaltungen im wesentlichen den Zugriff auf Funktionsdaten der Schaltung und der Zugriff auf verschiedene Register, und zwar unabhängig voneinander, ist nicht möglich.
Ferner ermöglichen diese bekannten Prüfregister nicht, einem beliebigen Block vorbestimmte Daten für die durchzuführenden Tests zuzuführen.
Die Verfahren zum Übertragen und Speichern digitalisierter Bilder ermöglichen eine erhebliche Verbesserung der Qualität der letztlich erhaltenen Bilder gegenüber der analogen Übertragung. Es ist somit möglich, auch diese Anwendungen für diese Verfahren zu vervielfachen.
Die direkte Übertragung und das Speichern von animierten digitalisierten Bildern erfordern jedoch einen extrem hohen Informationsfluß, weshalb in der Praxis das Komprimieren und das Kodieren dieser Bilder erforderlich ist.
Die digitalisierten Bilder werden vor dem Übertragen kodiert, um die diese repräsentierende Informationsmenge zu verringern, und nach dem Übertragen dekodiert.
Die Kodier- und Dekodierverfahren sind selbstverständlich für die Qualität der letztlich erhaltenen Bilder wesentlich, und es hat sich als notwendig erwiesen, eine Normierung derselben vorzunehmen, um die Kompatibilität der für die Verfahren verwendeten verschiedenen Materialien zu gewährleisten.
Aus diesem Grund hat eine Expertengruppe (Moving Pictures Expert Group - MPEG) die Norm ISO 11172 erarbeitet.
Diese oft als MPEG bezeichnete Norm definiert die Bedingungen des Kodierens und des Dekodierens von unter Umständen mit einem Tonsignal verbundenen animierten Bildern, welche zum Speichern und Wiederherstellen von Bildern sowie für deren Übertragung verwendet werden können.
Die Norm MPEG kann somit zum Speichern von Bildern auf Compact Discs, interaktiven Compact Discs sowie Magnetbändern, und zum Übertragen von Bildern über lokale Netze sowie über Telefonleitungen, wie bei der Übertragung von Fernsehbildern über Funkkanäle, verwendet werden.
Die Norm, welche die Gesamtheit dieses Verfahrens vollständig und detailliert definiert, ist bei den Normungsorganen erhältlich, an welche man sich zur Einsicht in die detaillierte Beschreibung derselben wenden sollte.
Die nach der Norm MPEG durchgeführte Datenkomprimierung kann mehreren Verarbeitungen folgen.
Zunächst werden die aufeinanderfolgenden Bilder gesammelt, um eine Gruppe von Bildern zu erstellen, die eine Sequenz bilden. Ein Sequenz ixt somit in Gruppen von Bildern unterteilt.
Jedes Bild ist in Abschnitte unterteilt, wobei jeder Abschnitt selbst in Makroblöcke zerfällt, welche das Basiselement für die Kompensation von Bewegungen und letzlich zum Verändern des Quantifizierungsmaßstabs bilden.
Die Makroblöcke bestehen aus einer Matrix von 16 · 16 Bildelementen (Pixel). Jeder Makroblock ist in sechs Blöcke unterteilt, wobei die ersten vier eine Information über die Leuchtdichte und die beiden anderen eine Information über die Farbigkeit, blau bzw. rot, aufweisen.
Jeder der sechs Blöcke ist als Matrix aus 8 · 8 Bildelementen (Pixeln) definiert.
Innerhalb jeder Sequenz sind verschiedene Bildtypen definiert, um die zu speichernde oder zu übertragende Informationsmenge zu reduzieren, da zwischen den in den unterschiedlichen Bildern einer Sequenz enthaltenen Informationen Analogien bestehen.
Die Bilder I (Intra frames) sind als unbewegte Bilder und damit als Bilder ohne Bezug zu einem anderen der Bilder kodiert.
Die Bilder P (Predicted) werden aus dem zuvor wiederhergestellten Bild I oder P abgeleitet.
Die Bilder B (Bi-directional frames) werden aus zwei widerhergestellten Bildern I und P oder P und P abgeleitet, einem unmittelbar vorhergehenden und einem unmittelbar nachfolgenden.
Es sei hier betont, daß im allgemeinen die Reihenfolge der Übertragung der Bilder einer Sequenz nicht deren Reihenfolge bei der Bereitstellung während der Erfassung oder der Wiederherstellung. Sie befinden sich in der Reihenfolge der Dekodierung.
Die diskrete Cosinus-Transformation (Discrete Cosine Transformation - DCT) wird auf der Ebene der Blöcke angewandt.
Diese DCT-Transformation transformiert räumliche Blöcke, die wie zuvor erwähnt aus einer Matrix von 8 · 8 Pixeln bestehen, in zeitliche Blöcke, die ebenfalls aus einer 8 · 8 Matrix aus räumlichen Frequenzen gebildet sind. Es wurde aufgezeigt, daß in der 8 · 8 Matrix des zeitlichen Blocks der in der Matrix links oben angeordnete kontinuierliche Tiefenkoeffizient (DC) für den erzielten optischen Eindruck wesentlich wichtiger ist als die anderen Frequenzen entsprechenden Komponenten.
Genauer gesagt: je höher die Frequenz ist, desto weniger empfindlich ist das Auge dafür.
Aus diesem Grund werden die Frequenzpegel quantisiert, um so mehr als die Frequenzen hoch sind. Diese Quantisierung erfolgt mittels eines von der Norm nicht vorgeschriebenen Algorithmus, bei dem es sich um eine Quantisierungsoperation und eine Operation des Kodierens mit variabler Länge (Variable Length Coding - VLC) handeln kann.
Die durch die DCT-Transformation erhaltene Frequenz-Matrix wird anschließend mittels einer als "Quantisierungsmatrix" bezeichneten Matrix verarbeitet, die zum Dividieren jedes der Terme der Zeit-Matrix durch einen Wert dient, der von dessen Position abhängt und berücksichtigt, daß die Gewichtung der unterschiedlichen von den Koeffizienten repräsentierten Frequenzen variabel ist.
Das Ergebnis dieser Operation führt nach dem Runden jedes Werts auf den nächsten ganzzahligen Wert zu einer wichtigen Zahl von Koeffizienten, die gleich Null ist.
Es sei darauf hingewiesen, daß bei den Intra-Makroblöcken der Wert der Quantisierung des Tiefenkoeffizienten (DC) konstant, beispielsweise gleich 8, ist. Die von Null verschiedenen Frequenzkoeffizienten werden daher nach einer Zickzack-Abtastung unter Bezugnahme auf eine Huffman-Tabelle abgetastet, wodurch jedem Koeffizienten der Matrix einen kodierten Wert mit variabler Länge zugewiesen und das Informationsvolumen verringert wird.
Vorzugsweise werden die die kontinuierliche Tiefe wiedergebenden Koeffizienten nach der Quantisierung übertragen und ferner wird die Quantisierungsmatrix derart optimiert, daß das Informationsvolumen kleiner als eine vorbestimmte Menge ist, die den Speicher- oder Übertragungsmöglichkeiten entspricht, ohne daß dies übermäßigen Einfluß auf die Qualität der übertragenen Information hat.
Die Bilder vom Typ I werden ohne Verwendung von Bewegungsvektoren kodiert.
Im Gegensatz dazu verwenden die Bilder vom Typ P und B wenigstens für bestimmte Makroblöcke, die sie bilden, Bewegungsvektoren, die eine Verbesserung der Wirksamkeit der Kodierung ermöglichen und angeben, aus welchem Teil des Referenzbildes oder der Referenzbilder ein bestimmter Makroblock des betreffenden Bildes abgeleitet werden soll.
Die Suche nach dem Bewegungsvektor ist Gegenstand einer Optimierung beim Kodieren und er wird selbst unter Verwendung des DPCM-Verfahrens kodiert, das die bestehende Korrelation zwischen den Bewegungsvektoren der verschiedenen Makroblöcke desselben Bildes bestmöglich nutzt. Die Bewegungsvektoren werden schließlich einer Kodierung mit variabler Länge (VLC) unterzogen.
Sämtliche Informationen bezüglich einer kodierten Sequenz bilden den digitalen Informationsstrom (Bitstream), der entweder aufgezeichnet oder übertragen wird.
Ein derartiger digitaler Informationsstrom beginnt mit einem Sequenzkopfabschnitt, der eine bestimmte Zahl von Informationen und Parametern enthält, deren Werte für die gesamte Sequenz gelten.
Da die Sequenz sich in Bildgruppen unterteilt, geht gleichermaßen jeder Gruppe ein Gruppenkopfabschnitt voraus, und den jedes Bild repräsentierenden Daten geht wiederum ein Bildkopfabschnitt voraus.
Die Verwendung von Prüfregistern ist besonders bei komplexen Schaltungen wichtig, beispielsweise bei Schaltungen, die zum Dekodieren von Informationsströmen zur Wiederherstellung von Bildern verwendet werden, wie in der Norm MPEG vorgesehen.
Das Dokument US-4 701 921 beschreibt ein logisches Abtast-Prüfsystem. Es weist logische Funktionsmodule auf, die jeweils ein Interface mit Steuerbussen, Adressbussen und Eingangs-/Ausgangsbussen sowie mit Abtastdatenleitungen aufweisen. Jedes Modul weist Logikschaltungen und Schieberegister- (SRL) und Parallelregistersperrschaltungen (PRL) auf.
Eine Aufgabe der Erfindung ist es, das Prüfen eines Blocks innerhalb einer digitalen Verarbeitungsschaltung zu ermöglichen, indem die Eingangsdaten ausgewählt und die Ausgangsdaten dieses Blocks untersucht werden.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, die Durchführung von Tests unter Zuhilfenahme von Registern zu ermöglichen; die während des Betriebs des Systems transparent sein können.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, die Verwendung von prüfregistern im Rahmen der Entwicklung von MPEG-Dekodierschaltungen zu ermöglichen, die es erlauben, Parameter festzulegen, welche die Anwendungs umgebung des Systems wiedergeben, beispielsweise die Größe und andere, ein Bild repräsentierende Parameter.
Die Erfindung betrifft eine digitale Verarbeitungsschaltung, wie im Patentanspruch 1 definiert.
Bevorzugte Ausführungsbeispiele sind in den Unteransprüchen angeführt.
Gemäß anderen bevorzugten Ausführungsbeispielen weist die erfindungsgemäße Vorrichtung die folgenden Merkmale in sämtlichen technisch möglichen Kombinationen auf:
die Prüfregister sind im inaktiven Zustand transparent;
der Datenbus weist vor dem Beginn eines Lese- oder Schreibzyklus eine hohe Impedanz auf;
sie ist in einer Einheit zum Dekodieren eines Datenstroms enthalten, welcher Bilder entsprechend der MPEG-Norm repräsentiert;
ein vorgegebenes Prüfregister kann den aktiven Zustand unbegrenzt beibehalten kann, wobei es gleichzeitig den Zugriff auf alle anderen Prüfregister freigibt;
wenigstens ein Prüfregister enthält selbst Informationen über seinen Zustand (aktiv oder inaktiv);
ein Prüfregister ist durch ein Programm der Anwendungsumgebung aktivierbar, wobei das normale Verhalten der nicht betroffenen Blöcke der Schaltung gewahrt bleibt.
Die Erfindung wird im folgenden unter Bezugnahme auf die zugehörigen Zeichnungen näher beschrieben; welche zeigen:
Fig. 1 - eine schematische Gesamtdarstellung einer erfindungsgemäßen digitalen Verarbeitungsschaltung;
Fig. 2 - eine schematische Darstellung eines ersten Ausführungsbeispiels der Erfindung;
Fig. 3 - eine schematische Darstellung eines zweiten Ausführungsbeispiels der Erfindung;
Fig. 4 - eine schematische Darstellung eines dritten Ausführungsbeispiels der Erfindung;
Fig. 5 - ein Zeitdiagramm der Leseoperationen im zweiten Ausführungsbeispiel der Erfindung;
Fig. 6 - ein Zeitdiagramm der Schreiboperationen im zweiten Ausführungsbeispiel der Erfindung;
Fig. 7 - eine Darstellung der Operationen des Lesens und Schreibens von Eingangs- und Ausgangsdaten desselben Blocks nach dem zweiten Ausführungsbeispiel der Erfindung.
Die in der Fig. 1 dargestellte digitale Verarbeitungsschaltung 9 ist in einen Funktionsblock 1 und einen diesem vorangehenden vorderen Funktionsblock 2 sowie einen nachfolgenden hinteren Funktionsblock 3 unterteilt. Ein auch als vorderes Register bezeichnetes Register n ist zwischen dem vorderen Block 2 und dem geprüften Block 1 angeordnet und ein als hinteres Register bezeichnetes Register n + 1 5 ist zwischen dem geprüften Block 1 und dem hinteren Block 3 angeordnet.
Der Bus 6 ist mit einem Host-Interface 7 versehen, das es einem durch seinen Bus 8 wiedergegebenen externen Datenverarbeitungssystem ermöglicht, über den Bus 6 Informationen zu übertragen und zu empfangen.
In herkömmlicher Weise weist der Bus 6 Steuerleitungen 61, Adressenleitungen 62 und Datenleitungen 63 auf.
Jedes Prüfregister 4, 5 weist eine Dekodiereinheit 40 auf, deren Eingang mit den Steuerleitungen 61 und den Adressenleitungen 62 verbunden ist und die in Abhängigkeit von den über diese Leitungen empfangenen Signalen ein Lese- oder ein Schreibsignal ausgeben. Ein Operator 41 empfängt an einem seiner Eingänge das Schreibsignal und am anderen seiner Eingänge ein Steuersignal, das entweder von einem Kontroll-Prüfregister oder von dem geprüften Register selbst kommt, und das einen Schreibvorgang freigibt. Der Ausgang dieses Operators 41 ist mit dem Steuereingang eines zweiten Multiplexers 42 verbunden.
Der zweite Multiplexer 42 empfängt bei einer Prüfung des vorderen Registers an seinem Eingang die vom vorderen Block kommenden Daten, und sein Ausgang ist mit dem Dateneingang des zu prüfenden Blocks 1 verbunden. Bilder es ein hinteres Register so empfängt der Multiplexer 42 an einem seiner Eingänge selbstverständlich die vom zu prüfenden Block kommenden Daten und sein Ausgang ist mit dem Dateneingang des hinteren Blocks verbunden.
Ein erster Multiplexer 43 empfängt an einem seiner Eingänge die von der Datenleitung 63 des Bus 6 kommenden Daten, während der zweite Eingang mit dem Ausgangssignal des zweiten Multiplexers 42 verbunden ist. Dieser Ausgang ist andererseits über ein durch das vom Dekodierer 40 ausgegebene Lesesignal betriebenes Gatter 44 mit der Datenleitung 63 des Bus 6 verbunden.
Diese erste Beschreibung entspricht genau einem ersten Ausführungsbeispiel.
Bei einem zweiten Ausführungsbeispiel ist ein D-Flipflop 45 zwischen dem zweiten Multiplexer 42 und dem Ausgang des Prüfregisters angeordnet, der die Daten um nachfolgenden Block überträgt. Im letzteren Fall ist auch das Gatter 44 mit dem Ausgang des Flipflops 45 verbunden.
Auf diese Weise können die Prüf und Adressensignale auf dem Bus 6 die Vorgänge des Schreibens in das Register und des Lesens aus dem Register bewirken.
Ein Register (4, 5) kann den aktiven Zustand unbegrenzt beibehalten, wobei gleichzeitig der Zugriff auf die anderen prüfregister möglich ist. Nach dem dritten Ausführungsbeispiel der Erfindung, das in Fig. 4 gezeigt ist, enthält es vorteilhafterweise Informationen über seinen Zustand (aktiv oder inaktiv), beispielsweise in einem Sperregister 46, und kann durch ein vom externen Datenverarbeitungssystem, das heißt aus der Anwendungsumgebung kommenden Programm aktiviert werden, ohne daß dies das Verhalten der anderen Schaltungsblöcke beeinflußt.
Das Sperregister 46 bewahrt die Information über den Zustand des Registers (4, 5) und ist mit einem der Eingänge des Operators 41 und mit der Datenleitung 63 verbunden. Es weist einen Null-Rücksetzeingang 47 auf, der das Rücksetzen des Registers durch ein allgemeines Null-Rücksetzsignal der Schaltung ermöglicht.
Ferner ermöglicht ein Prüfsignal, das in einem besonderen Register gespeichert werden kann, das Register transparent zu machen.
In den Fig. 4 bis 6, die Zeitdiagramme des Schreibens und des Lesens zeigen, sind die Adressensignale mit 71, die Schreib- und Lesesteuersignale mit 72 bzw. 73, die Datensignale mit 74 und das Taktsignal mit 75 bezeichnet.
Unter besonderer Berücksichtigung des zweiten Ausführungsbeispiels sei im folgenden der Ablauf der Prüfung beschrieben:
- Wenn das Dekodieren der Adressen- und Prüffelder auf dem Bus 6 einen Schreibbefehl erzeugt, werden die Daten erkannt und entsprechend vom Register erfaßt.
Der Lesezyklus läuft in der gleichen Weise ab, wenn die Prüfung gemäß dem ersten Ausführungsbeispiel der Erfindung durchgeführt wird.
- Der Schreibzyklus beginnt, wenn das Dekodieren der Adressen- und Prüffelder auf dem internen Bus einen Schreibimpuls erzeugt. Bei dem transparenten Prüfregister gemäß dem ersten Ausführungsbeispiel werden die Daten mit der Abstiegsflanke des Schreibbefehls abgetastet. Bei dem Prüfregister mit D- Flipflop werden die Daten mit jeder Anstiegsflanke des Taktsignals abgetastete, solange das Schreibsignal dies freigibt.
Der als "Flipflop" bezeichnete zweite Registertyp ermöglicht die Durchführung von Tests mit normaler Geschwindigkeit.
Zu diesem Zweck werden die Eingangsprüfdaten in das vordere Register eingeschrieben und nach Ablauf zweier Anstiegsflanken des Taktimpulses wird der Prüfausgang in das hintere Register gelesen.
Somit hat die erste Anstiegsflanke das Abtasten des Werts der Daten für die und Eingangsprüfung ermöglicht, während die zweite Taktsignalflanke die gleiche Abtastung für die Ausgangsdaten des hinteren Prüfregisters ermöglicht.
Die Steuerung der Schreib- und Lesesignale für jedes der Prüfregister mittels des externen Datenverarbeitungssystems 8 über das Host-Interface 7 ermöglicht eine schnelle und vollständige Prüfung sämtlicher Blöcke der zu prüfenden digitalen Schaltung.
Es ist verständlich, daß diese beschleunigten Abläufe um so erwünschter sind, je komplexer die betreffenden Schaltungen sind.
Die nach den in den Patentansprüchen angeführten technischen Merkmalen eingefügten Bezugszeichen dienen lediglich dem besseren Verständnis und schränken deren Umfang in keiner Weise ein.

Claims

1. Digitale Verarbeitungsschaltung (9) mit einem Host-Interface (7), das den Zugriff seines Busses (6) auf ein externes Datenverarbeitungssystem (8) ermöglicht, wobei der Bus (6) Steuerleitungen, Adressenleitungen und Datenleitungen aufweist, die Schaltung aus Blöcken (1, 2, 3) und jeweils zwischen einem vorderen und einem hinteren Block angeordneten Prüfregistern (4, 5) besteht, wobei jedes Prüfregister (3, 4) mit dem Bus (6) verbunden ist, einen aktiven Zustand und einen inaktiven Zustand aufweist, durch eine Adresse identifiziert ist, was es ermöglicht ihm Daten zuzuführen oder die in ihm enthaltenen Daten zu lesen, und die Schaltung Einrichtungen aufweist, die das Erzeugen von Lese- oder Schreibsignalen in Abhängigkeit von den auf diesen Leitungen vorhandenen Signalen, welche sie in den aktiven Zustand überführen, ermöglichen, und komplementäre Einrichtungen aufweist, die das Schreiben oder das Lesen freigeben, und wobei der Zugriff auf jedes der Prüfregister unabhängig von den anderen Prüfregistern ist, dadurch gekennzeichnet, daß jedes Prüfregister einen von dem Schreibsignal gesteuerten ersten Multiplexer (43) aufweist, der die auf dem Bus transportierten Daten an einem seiner Eingänge empfängt und dessen Ausgang mit einem zweiten Multiplexer (42) verbunden ist, der von dem Ausgangssignal eines Operators (41) gesteuert ist, oder am Eingang das Schreibsignal und ein Schreibfreigabesignal empfängt, wobei der zweite Eingang mit dem vorderen Block und der Ausgang mit dem hinteren Block verbunden ist, daß jedes Prüfregister (4, 5) ein zwischen den Blöcken (1, 2, 3) angeordnetes D-Flipflop (45) aufweist, wobei die Blöcke durch das Register getrennt sind, wenn dieses den inaktiven Zustand innehat, und daß die Verarbeitungsschaltung Tests mit der nominellen Betriebsgeschwindigkeit eines Blocks n ermöglicht, wobei der Eingangstest in das vordere Register mit der Anstiegsflanke eines ersten Taktsignalimpulses eingeschrieben wird und das Lesen des hinteren Registers mit der Anstiegsflanke eines zweiten Taktsignalimpulses erfolgt, der dem ersten unmittelbar folgt.

2. Digitale Verarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jedes Prüfregister das Betrachten des Ausgangszustands des vorderen Blocks und das Auswählen des Eingangszustands des hinteren Blocks ermöglicht.

3. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß jedes Prüfregister (4, 5) mit den Steuerleitungen, den Adressenleitungen und den Datenleitungen des Busses (6) verbunden ist.

4. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Prüfregister (4, 5) im inaktiven Zustand transparent sind.

5. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Datenbus vor dem Beginn eines Lese- oder Schreibzyklus eine hohe Impedanz aufweist.

6. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sie in einer Einheit zum Dekodieren eines Datenstroms enthalten ist, welcher Bilder entsprechend der MPEG-Norm repräsentiert.

7. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein vorgegebenes Prüfregister (4, 5) den aktiven Zustand unbegrenzt beibehalten kann, wobei es gleichzeitig den Zugriff auf alle anderen Prüfregister freigibt.

8. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß wenigstens ein Prüfregister (4, 5) selbst Informationen über seinen Zustand (aktiv oder inaktiv) enthält.

9. Digitale Verarbeitungsschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß ein Prüfregister (4, 5) durch ein Programm der Anwendungsumgebung aktivierbar ist, wobei das normale Verhalten der nicht betroffenen Blöcke der Schaltung gewahrt bleibt.