JP2002218396A - 情報再生装置および情報再生方法、記録媒体、並びにプログラム - Google Patents

Abstract

(57)【要約】 【課題】 MPEGデコーダＩＣを、外部のＣＰＵで制御す
る。 【解決手段】 ピクチャスタートコード検出回路６１
は、ピクチャスタートコードの検出信号を、アドレスレ
ジスタ６２およびピクチャタイプ検出回路６４に出力す
る。ピクチャタイプ検出回路６４は、ピクチャスタート
コードの検出信号を基に、ピクチャスタートコードの１
０ｂｉｔ後に記載されているpicture codingtype情報に
基づいてピクチャタイプを検出し、アドレスレジスタ６
２に出力する。アドレスレジスタ６２は、ピクチャスタ
ートコードの検出信号入力時のＷＲポインタ２２の値を
読み込み、ピクチャタイプとともに、シフトレジスタ形
式で数ピクチャ分保存する。ＣＰＵ５２は、ＣＰＵイン
ターフェース６３を介して、これらの値を読み込み、MP
EGデコーダＩＣ５１の各部を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報再生装置およ
び情報再生方法、記憶媒体、並びにプログラムに関し、
特に、メモリ容量を抑えることができ、複雑な制御を行
うことなしに、容易に逆転再生を行うことができる情報
再生装置および情報再生方法、記憶媒体、並びにプログ
ラムに関する。

【０００２】

【従来の技術】近年、高能率符号化により圧縮されたデ
ータを記録する技術が一般に普及している。代表的な高
能率圧縮符号化方式には、例えば、MPEG（Moving Pictu
re Coding Experts Group／Moving Picture Experts Gr
oup）1やMPEG2などがある。MPEG2は、ISO（Internation
al Organization For Standardization：国際標準化機
構）で制定された、デジタル動画と音声の圧縮および伸
長に関する規格であり、動き補償予測符号化と、離散コ
サイン変換（ＤＣＴ：Discrete Cosine Transform）符
号化を組み合わせたハイブリッド符号化方式である。す
なわち、MPEG２とは、ビデオ信号のフレーム間の差分を
取ることにより、時間軸方向の冗長度を落とし、ＤＣＴ
を用いて、空間軸方向の冗長度を落とすことにより、ビ
デオ信号を効率よく符号化することができる圧縮符号化
方式である。

【０００３】MPEGで動画圧縮されたデータを記録したメ
ディアを逆転再生する場合、MPEGではフレーム間の予測
を使っているため、画面のグループである１ＧＯＰ（Gr
oupof Pictures）単位で前から順にデコードした画を、
後ろから表示する必要があった。

【０００４】従来のMPEGデコーダのバッファは、ＦＩＦ
Ｏ（First in First out）構成であった。しかし、この
ような従来の再生装置では、記録メディアからの転送速
度やMPEGデコーダの処理速度が、１フレームの表示時間
（１フレームシンク）内に１フレーム分という場合に
は、−１倍速（逆方向に同速度）の再生は実現できな
い、すなわち、逆転再生時には、一旦順方向で１ＧＯＰ
分のデコードを行う手順を実行するため、例えば、１Ｇ
ＯＰに含まれるピクチャ数をＮ＝１５とすると、−１／
１５倍速という逆転スロー再生にしからならないという
問題があった。また、イントラフレームだけで構成され
ているＩピクチャだけを間引いて逆転再生するという方
法もあるが、この場合、再生画面は飛び飛びの動きにな
ってしまうため、見づらいという問題があった。

【０００５】図１は、デコードに適した順番となるよう
に、ピクチャを並べ替えてからデコードを行うようにす
ることによって、−１倍速でMPEGの全フレームの逆転再
生を実現できるようにした再生装置１の構成を示すブロ
ック図である。

【０００６】再生装置１は、テープヘッドドラム１１、
復調回路１２、ＥＣＣ（Error Check and Correct）回
路１３、および、MPEGデコーダＩＣ（Integrated Circu
it）１４で構成されている。テープヘッドドラム１１
は、図示しないモータなどによって駆動される磁気テー
プをスキャンして、記録されたデータを読み込む。復調
回路１２は、テープヘッドドラム１１が読み込んだ信号
をディジタルデータに復調する。ＥＣＣ回路１３は、復
調されたデータの誤り訂正を行う。テープヘッドドラム
１１、復調回路１２、およびＥＣＣ回路１３は、図示し
ない制御部の制御に従って、これらの処理を実行する。

【０００７】MPEGデコーダＩＣ１４は、ＥＣＣ回路１３
から供給されたデータをデコードする機能を有するＩＣ
である。

【０００８】コードバッファ２１は、ＥＣＣ回路１３か
ら出力されたビットストリームを一時保存するバッファ
である。ＷＲポインタ２２は、ＥＣＣ回路１３からコー
ドバッファ２１へのデータ書き込み時の書き込みポイン
タである。ＲＤポインタ２５は、コードバッファ２１か
らのビットストリーム読み出し時のポインタである。ヘ
ッダ解析部２３は、コードバッファ２１に入力されるデ
ータからMPEGのヘッダを読み込んで解析し、ピクチャの
先頭アドレス及びピクチャタイプを識別しその情報を保
持する。逆転再生デコードピクチャ制御部２４は、逆転
再生時、ヘッダ解析部２３が保持している情報を読み込
んで、その情報を基に、デコードするピクチャを選択
し、対応するピクチャの先頭アドレスをＲＤポインタ２
５に与える。

【０００９】コードバッファ２１は、ＲＤポインタ２５
により先頭アドレスが指定された１フレーム分のビット
ストリームをMPEGデコーダ２７に出力する。MPEGデコー
ダ２７は、入力されたビットストリームをデコードす
る。フレームメモリコントローラ２６は、フレームメモ
リ２８−１乃至２８−ｎへの書き込み及び読み出しの制
御（すなわち、スイッチ３０−１乃至３０−３の制御）
を行う。

【００１０】フレームメモリ２８−１乃至２８−ｎは、
スイッチ３０−１を介して、デコードされたピクチャの
入力を受け、そのピクチャを一時保存する。フレームメ
モリ２８−１乃至２８−ｎに保存されているピクチャ
は、必要に応じて、参照画として読み出され、スイッチ
３０−３を介して、MPEGデコーダ２７に供給される。ま
た、フレームメモリ２８−１乃至２８−ｎに保存されて
いるピクチャのうち、表示するピクチャが選択されて、
スイッチ３０−２を介して、表示回路２９に供給され
る。表示回路２９は、スイッチ３０−２を介して、フレ
ームメモリ２８−１乃至２８−ｎのうちのいずれかから
供給されたピクチャを表示する。

【００１１】以下、フレームメモリ２８−１乃至２８−
ｎを個々に区別する必要がない場合、単にフレームメモ
リ２８と総称する。

【００１２】次に、再生装置１の動作について説明す
る。逆転再生を行う場合、図示しないテープからテープ
ヘッドドラム１１によって読み込まれた信号は、復調回
路１２に供給されて、断片的なディジタルデータとして
復元され、ＥＣＣ回路１３において、例えば、Ｃ１およ
びＣ２の誤り検出訂正符号を基に、誤り訂正が施され
る。誤り訂正が施されたMPEGビットストリームは、MPEG
デコーダＩＣ１４のコードバッファ２１およびヘッダ解
析部２３に出力される。ＷＲポインタ２２のポインタの
値は、MPEGビットストリームが、コードバッファ２１に
入力されるのに連動して、インクリメントされる。

【００１３】ヘッダ解析部２３は、入力されたMPEGビッ
トストリームのヘッダを解析し、ピクチャヘッダを検出
すると、ＷＲポインタ２２の値を読み込んでそのピクチ
ャの先頭ＷＲアドレスを保持するとともに、逆転再生デ
コードピクチャ制御部２４に出力する。また、ヘッダ解
析部２３は、そのピクチャヘッダ内のピクチャタイプを
抽出し、Ｉ、Ｐ、Ｂのうちのどのピクチャ・タイプであ
るかという情報を保持する。

【００１４】逆転再生デコードピクチャ制御部２４は、
逆転再生時、デコードするピクチャを選択して、ヘッダ
解析部２３が保持する対応ピクチャの先頭アドレスを読
み込み、そのピクチャの先頭アドレスを、ＲＤポインタ
２５に供給する。コードバッファ２１は、ＲＤポインタ
２５の値を参照して、１フレーム分のビットストリーム
をMPEGデコーダ２７へ供給する。MPEGデコーダ２７で
は、逆ＶＬＣ（VariableLength Coding）、逆量子化、
逆ＤＣＴを行って差分画像を作成し、スイッチ３０−３
を介して入力された参照画を、動きベクトルで動き補償
して加算し、ピクチャを完成させる。MPEGデコーダ２７
がピクチャをデコードする際に必要となる参照画の枚数
は、Ｐピクチャでは１枚、Ｂピクチャでは２枚である。

【００１５】フレームメモリコントローラ２６は、参照
画を読み出すフレームメモリを、フレームメモリ２８−
１乃至２８−ｎのうちのいずれから選択して、制御信号
をスイッチ３０−３に出力する。参照画は、スイッチ３
０−３を介して、MPEGデコーダ２７に入力される。

【００１６】また、フレームメモリコントローラ２６
は、MPEGデコーダ２７でデコードされたピクチャを書き
込むフレームメモリを、フレームメモリ２８−１乃至２
８−ｎから選択し、制御信号をスイッチ３０−１に出力
する。

【００１７】更に、フレームメモリコントローラ２６
は、表示回路２９に供給して表示させるピクチャを読み
出すフレームメモリを、フレームメモリ２８−１乃至２
８−ｎから選択し、制御信号をスイッチ３０−２に出力
する。フレームメモリ２８−１乃至２８−ｎに保存され
ているデータは、表示回路２９によって、フィールドご
とにインターレース読み出しされる。フレーム内は第１
フィールドと第２フィールドの時間順になっているが、
−１倍速逆転再生では向きが逆になるので、表示回路２
９は、第２フィールドを１回目に読み出し、第１フィー
ルドを２回目に読み出して、フレーム内の順序を逆転さ
せる。そして、あるフレームの第１フィールドと、次の
フレームの第２フィールドが連続しているので、表示回
路２９は、これを組み合わせて１つのフレームとなるよ
うに同期パルスを付加し、ビデオ信号として、図示しな
いモニタなどに出力して表示させる。

【００１８】

【発明が解決しようとする課題】図１を用いて説明した
再生装置１において逆転再生を実現する場合、ピクチャ
単位で順番を並び替えた後に、再生を行わなければなら
ないため、コードバッファ２１のメモリ容量が大きくな
ければならない。また、逆転再生を行うためには、MPEG
デコーダＩＣ１４、その前段のテープヘッドドラム１
１、復調回路１２およびＥＣＣ回路１３、並びに、図示
しない磁気テープ等の記録媒体の走行を制御する回路
を、それぞれ連携させて制御しなければならないので、
その制御は複雑なものとなってしまう。

【００１９】本発明はこのような状況に鑑みてなされた
ものであり、再生装置のメモリ容量を抑えることがで
き、更に、複雑な制御を行うことなしに、容易に逆転再
生を行うことができるようにするものである。

【００２０】

【課題を解決するための手段】本発明の情報再生装置
は、記録媒体から情報を取得する取得手段と、取得手段
により取得された情報を処理する情報処理手段と、情報
処理手段を制御する制御手段とを備え、情報処理手段
は、取得手段により取得された情報を保存する第１の保
存手段と、取得手段により取得された情報のピクチャタ
イプを検出する検出手段と、第１の保存手段により保存
された情報のうち、出力する情報のアドレスを指定する
アドレス指定手段と、アドレス指定手段により指定され
たアドレスで示される情報の入力を受け、入力された情
報をデコードするデコード手段とを備え、制御手段は、
検出手段により検出されたピクチャタイプに基づいて、
第１の保存手段により保存されている情報がデコード手
段によりデコードされるのに適した順番で出力されるよ
うに、アドレス指定手段による情報のアドレスの指定を
制御することを特徴とする。

【００２１】制御手段には、第１の保存手段に保存され
た情報を直接読み出させるようにすることができ、読み
出した情報を基に情報処理手段を制御させるようにする
ことができる。

【００２２】取得手段により取得された情報から、所定
の情報のアドレスを読み出して保存する第２の保存手段
を更に備えさせるようにすることができ、制御手段に
は、第２の保存手段により保存された所定の情報のアド
レスを読み出させて、読み出した所定の情報のアドレス
を基に、情報処理手段を制御させるようにすることがで
きる。

【００２３】所定の情報には、ピクチャスタートコード
を含ませるようにすることができる。

【００２４】所定の情報には、ピクチャスタートコー
ド、および、ピクチャスタートコード以外のスタートコ
ードのうち、少なくとも１つのスタートコードを含ませ
るようにすることができる。

【００２５】本発明の情報再生方法は、記録媒体から情
報を取得する取得ステップと、取得ステップの処理によ
り取得された情報を処理する情報処理ステップと、情報
処理ステップの処理を制御する制御ステップとを含み、
情報処理ステップの処理は、取得ステップの処理により
取得された情報を保存する第１の保存ステップと、取得
ステップの処理により取得された情報のピクチャタイプ
を検出する検出手段と、第１の保存ステップの処理によ
り保存された情報のうち、出力する情報のアドレスを指
定するアドレス指定ステップと、アドレス指定ステップ
の処理により指定されたアドレスで示される情報の入力
を受け、入力された情報をデコード処理するデコード処
理ステップとを含み、制御ステップでは、検出ステップ
の処理により検出されたピクチャタイプに基づいて、第
１の保存ステップの処理により保存されている情報がデ
コード処理ステップの処理によりデコードされるのに適
した順番で出力されるように、アドレス指定ステップの
処理による情報のアドレスの指定を制御することを特徴
とする。

【００２６】本発明の記録媒体に記録されているプログ
ラムは、記録媒体から情報を取得する取得ステップと、
取得ステップの処理により取得された情報を処理する情
報処理ステップと、情報処理ステップの処理を制御する
制御ステップとを含み、情報処理ステップの処理は、取
得ステップの処理により取得された情報を保存する第１
の保存ステップと、取得ステップの処理により取得され
た情報のピクチャタイプを検出する検出手段と、第１の
保存ステップの処理により保存された情報のうち、出力
する情報のアドレスを指定するアドレス指定ステップ
と、アドレス指定ステップの処理により指定されたアド
レスで示される情報の入力を受け、入力された情報をデ
コード処理するデコード処理ステップとを含み、制御ス
テップでは、検出ステップの処理により検出されたピク
チャタイプに基づいて、第１の保存ステップの処理によ
り保存されている情報がデコード処理ステップの処理に
よりデコードされるのに適した順番で出力されるよう
に、アドレス指定ステップの処理による情報のアドレス
の指定を制御することを特徴とする。

【００２７】本発明のプログラムは、記録媒体から情報
を取得する取得ステップと、取得ステップの処理により
取得された情報を処理する情報処理ステップと、情報処
理ステップの処理を制御する制御ステップとを含み、情
報処理ステップの処理は、取得ステップの処理により取
得された情報を保存する第１の保存ステップと、取得ス
テップの処理により取得された情報のピクチャタイプを
検出する検出手段と、第１の保存ステップの処理により
保存された情報のうち、出力する情報のアドレスを指定
するアドレス指定ステップと、アドレス指定ステップの
処理により指定されたアドレスで示される情報の入力を
受け、入力された情報をデコード処理するデコード処理
ステップとを含み、制御ステップでは、検出ステップの
処理により検出されたピクチャタイプに基づいて、第１
の保存ステップの処理により保存されている情報がデコ
ード処理ステップの処理によりデコードされるのに適し
た順番で出力されるように、アドレス指定ステップの処
理による情報のアドレスの指定を制御することを特徴と
する。

【００２８】本発明の情報再生装置、情報再生方法、お
よびプログラムにおいては、記録媒体から情報が取得さ
れ、取得された情報が保存され、取得された情報のピク
チャタイプが検出され、検出されたピクチャタイプに基
づいて、保存されている情報がデコードされるのに適し
た順番で出力されるように、アドレスの指定が制御さ
れ、保存された情報のうち、出力する情報のアドレスが
指定され、指定されたアドレスで示される情報がデコー
ドされる。

【００２９】

【発明の実施の形態】以下、図を参照して、本発明の実
施の形態について説明する。

【００３０】図２は、本発明を適応した再生装置４１の
構成を示すブロック図である。なお、従来の場合と対応
する部分には同一の符号を付してあり、その説明は適宜
省略する（以下、同様）。

【００３１】MPEGデコーダＩＣ５１は、テープヘッドド
ラム１１、復調回路１２、およびＥＣＣ回路１３を制御
するＣＰＵ（Central Processing Unit）５２の制御を
受けるようになされている。また、ＣＰＵ５２には、ド
ライブ５３も接続されている。ドライブ５３には、必要
に応じて磁気ディスク７１、光ディスク７２、光磁気デ
ィスク７３、および半導体メモリ７４が装着され、デー
タの授受を行うようになされている。

【００３２】MPEGデコーダＩＣ５１は、ヘッダ解析部２
３および逆転再生デコードピクチャ制御部２４に代わっ
て、ピクチャスタートコード検出回路６１、アドレスレ
ジスタ６２、ＣＰＵインターフェース６３、およびピク
チャタイプ検出回路６４が設けられている以外は、図１
を用いて説明したMPEGデコーダＩＣ１４と同様の構成を
有している。

【００３３】ピクチャスタートコード検出回路６１は、
ＥＣＣ回路１３からビットストリームの入力を受けて、
ピクチャスタートコードを検出し、ピクチャスタートコ
ードの検出信号を、アドレスレジスタ６２およびピクチ
ャタイプ検出回路６４に出力する。

【００３４】ピクチャタイプ検出回路６４は、ＥＣＣ回
路１３からビットストリームの入力を受け、ピクチャス
タートコード検出回路６１から入力されたピクチャスタ
ートコードの検出信号を基に、ピクチャスタートコード
の１０ｂｉｔ後に記載されているpicture_coding_type
情報に基づいてピクチャタイプ（Ｐピクチャ、Ｉピクチ
ャ、もしくはＢピクチャのうちの、いずれのピクチャタ
イプであるか）を検出し、アドレスレジスタ６２に出力
する。

【００３５】アドレスレジスタ６２は、ピクチャスター
トコード検出回路６１から入力されるピクチャスタート
コードの検出信号を基に、ピクチャスタートコード検出
時におけるＷＲポインタ２２の値を読み込んでピクチャ
スタートコードのアドレスを検出し、ピクチャタイプ検
出回路６４から入力されたピクチャタイプとともに一時
保存する。アドレスレジスタ６２は、ＷＲポインタ２２
の値（すなわち、ピクチャスタートコードのアドレス）
およびピクチャタイプを、シフトレジスタ形式で、数ピ
クチャ分保存することができ、これらの値は、ＣＰＵイ
ンターフェース６３を介してＣＰＵ５２に読み込まれ
る。

【００３６】ＣＰＵインターフェース６３は、ＣＰＵ５
２と、MPEGデコーダＩＣ５１内の各部との情報の授受を
制御するためのインターフェースである。

【００３７】図３は、MPEGビットストリームの構造を示
す図である。MPEG１およびMPEG２のビットストリーム
は、いずれも階層構造になっており、上位層から順に、
シーケンス層、ＧＯＰ層、ピクチャ層、スライス層、マ
クロブロック層、およびブロック層から構成されてい
る。

【００３８】シーケンス層は、シーケンスヘッダ、ラン
ダムアクセスの単位となるＧＯＰ、およびシーケンスの
終了を示すシーケンスエンドから構成されている。シー
ケンスヘッダは、画面フォーマットなどを指定するもの
であり、例えば、符号発生量制御用仮想バッファの大き
さであるＶＢＶ（Video Buffering Verifier）バッファ
サイズ情報や、量子化マトリクスなどの、シーケンス単
位で設定される情報が含まれる。

【００３９】ＧＯＰ層は、ＧＯＰヘッダと、Ｉピクチ
ャ、Ｂピクチャ、およびＰピクチャからなるピクチャで
構成されている。ＧＯＰヘッダには、タイムコードのほ
かに、例えば、編集などにより前のＧＯＰが削除された
場合に、ＧＯＰ内の最初のＩピクチャより時間的に前の
Ｂピクチャが正確に復号できないことを示すbroken_lin
k情報や、他のＧＯＰ内の画像データに依存しない独立
したＧＯＰであることを示すclosed_ＧＯＰコードなど
の情報が記載される。

【００４０】ピクチャ層は、ピクチャヘッダと、１枚の
画面を任意の長さに分割したスライスにより構成されて
いる。ピクチャヘッダには、ＧＯＰ内の表示順序をあら
わすtemporal_reference情報、ピクチャの符号化タイプ
を示すpicture_coding_type情報、ＶＢＶの復号開始ま
での遅延量が設定されているvbv_delayなどの情報が記
載されている。

【００４１】スライス層は、スライス情報と、例えば動
きベクトル値などを示す画素ブロックであるマクロブロ
ックで構成されている。マクロブロック層は、マクロブ
ロック情報と、ＤＣＴ符号化データからなるブロックで
構成されている。

【００４２】シーケンス層乃至スライス層には、それぞ
れ、３２ビットのユニークなスタートコードが与えら
れ、各階層の最初には、これらのスタートコードが記載
されている。各階層は、スタートコードによって区別さ
れるとともに、それらのスタートコードは、エラー回復
ポイントにもなっている。

【００４３】図４を用いて、ビットストリームに含まれ
る各スタートコードと、その値について説明する。

【００４４】ビットストリーム中で、［００］で表され
るピクチャスタートコード（Picture_Start_Code）は、
ピクチャ層の先頭であることを示すデータである。ピク
チャスタートコード検出回路６１は、入力されるビット
ストリームから、［０００００１］に続く［００］を検
出した場合、ピクチャスタートコードの検出信号をアド
レスレジスタ６２に出力する。アドレスレジスタ６２
は、ピクチャスタートコード検出回路６１からピクチャ
スタートコードの検出信号の入力を受けた時点におけ
る、ＷＲポインタ２２の値を読み込むことにより、ピク
チャスタートコードのアドレスを検出する。

【００４５】ビットストリーム中で、［０１］乃至［Ａ
Ｆ］で表されるスライススタートコード（Slice_Start_
Code）は、スライス層の先頭であることを示すデータで
ある。スライス層においては、スライススタートコード
に続いて、例えば、そのスライスで用いられる量子化ス
テップを示す５ビットのQuantizer_Scaleなどの情報が
記載される。

【００４６】ビットストリーム中で、［Ｂ２］で表され
るユーザデータスタートコード（User_data_Start_Cod
e）は、続くデータがユーザデータであることを示すス
タートコードである。

【００４７】ビットストリーム中で、［Ｂ３］で表され
るシーケンスヘッダコード（Sequence_Header_Code）
は、シーケンス層の先頭であることを示すデータであ
る。シーケンス層においては、シーケンスヘッダコード
に続いて、例えば、イントラマクロブロック用の量子化
マトリクスデータであるIntra_Quantizer_Matrixや、非
イントラマクロブロック用の量子化マトリクスデータで
あるNon_Intra_Quantizer_Matrixなどの情報が記載され
る。

【００４８】ビットストリーム中で、［Ｂ４］で表され
るシーケンスエラーコード（Sequence_Error_Code）
は、蓄積メディアからの訂正不能エラーを示すコードで
ある。

【００４９】ビットストリーム中で、［Ｂ５］で表され
るエクステンションスタートコード（Extension_Start_
Code）は、続くデータが拡張データであることを示すス
タートコードである。

【００５０】ビットストリーム中で、［Ｂ７］で表され
るシーケンスエンドコード（Sequence_End_Code）は、
シーケンスの終わりを示すコードである。

【００５１】ビットストリーム中で、［Ｂ８］で表され
るグループスタートコード（Group_Start_Code）は、Ｇ
ＯＰ層の先頭であることを示すデータであり、ＧＯＰ層
においては、グループスタートコードに続いて、例え
ば、前のＧＯＰが編集などにより削除されたためにＧＯ
Ｐ内の最初のＩピクチャより時間的に前のＢピクチャが
正確に復号できないことを示すbroken_link情報や、他
のＧＯＰ内の画像データに依存しない独立したＧＯＰで
あることを示すclosed_GOPコードなどの情報が記載され
る。

【００５２】ＣＰＵ５２は、MPEGデコーダ２７によるデ
コードの順番を制御する（すなわち、ＲＤポインタ２５
の値を制御する）ために、コードバッファ２１に保存さ
れているビットストリームのピクチャの種類と、ピクチ
ャスタートコードのアドレスとを、ピクチャ毎に把握す
る必要がある。そのためには、ビットストリームがコー
ドバッファ２１に書き込まれる前に、ピクチャスタート
コードを検出する必要がある。

【００５３】しかしながら、例えばＣＰＵ５２と、MPEG
デコーダＩＣ５１とのＣＰＵインターフェース６３を介
した通信が、通常の通信速度（例えば、１フレームに１
回）であった場合、ビットストリームがコードバッファ
２１に書き込まれる前に、ピクチャスタートコードを検
出することは不可能である。そこで、ＣＰＵ５２は、次
のような方法で、ピクチャスタートコードのアドレスの
認識を行う。

【００５４】ＷＲポインタ２２は、図３を用いて説明し
たビットストリームがコードバッファ２１に入力される
のに連動してインクリメントされる。アドレスレジスタ
６２は、ＷＲポインタ２２の値を監視している。また、
ピクチャスタートコード検出回路６１も、図３を用いて
説明したビットストリームの入力を受け、図４を用いて
説明したピクチャスタートコードを検出した場合、ピク
チャスタートコードの検出信号を、アドレスレジスタ６
２に出力する。アドレスレジスタ６２は、ピクチャスタ
ートコードが検出されたときのＷＲポインタ２２の値を
一時保存する。

【００５５】また、コードバッファ２１が、MPEGデコー
ダ２７にピクチャを出力する順番（すなわち、デコード
の順番）は、ピクチャタイプによって決定される。ピク
チャスタートコード検出回路６１は、ピクチャスタート
コードの検出信号を、ピクチャタイプ検出回路６４に出
力する。ピクチャタイプは、ピクチャスタートコードに
続く、１０ｂｉｔのtemporal_referenceの次に記載され
ているpicture_coding_typeに記載されているので、ピ
クチャタイプ検出回路６４は、picture_coding_typeを
参照し、ピクチャタイプを検出して、アドレスレジスタ
６２に出力する。

【００５６】ＣＰＵ５２は、所定の周期で、アドレスレ
ジスタ６２から、ＷＲポインタ２２の値およびピクチャ
タイプを読み込む。アドレスレジスタ６２が、ＷＲポイ
ンタ２２の値およびピクチャタイプを、シフトレジスタ
形式で、数ピクチャ分保存することができれば、ＣＰＵ
５２は、MPEGデコーダＩＣ５１とのＣＰＵインターフェ
ース６３を介した通信が、例えば１フレームに１回であ
った場合においても、コードバッファ２１に供給される
ピクチャスタートコードのアドレスおよびピクチャタイ
プを把握することが可能となる。

【００５７】ここでは、ピクチャタイプをピクチャタイ
プ検出回路６４が検出するものとして説明したが、ＣＰ
Ｕ５２とコードバッファ２１との通信速度が充分速い場
合、ＣＰＵ５２が、アドレスレジスタ６２から読み込ん
だピクチャスタートコードのアドレスを基に、直接、コ
ードバッファ２１内のビットストリームのピクチャタイ
プを検出するようにしても良い。この場合、ピクチャタ
イプ検出回路６４を省略することができる。

【００５８】次に、図５および図６を用いて、具体的な
処理例について説明する。

【００５９】図５は、再生装置４１に、フレームメモリ
２８が３つ備えられ、MPEGデコーダ２７として、１フレ
ームの表示時間（１フレームシンク）内に４フレーム分
のデコード処理を実行することが可能なデコーダを用い
て、−１倍の全フレーム逆転再生を実現する場合の、ピ
クチャのデコードおよび表示のタイミングを示す図であ
る。なお、ここでは、ＧＯＰは、Ｎ＝１５、Ｍ＝３であ
るものとする。

【００６０】ＣＰＵ５２は、テープから再生されたビッ
トストリームを、デコードしようとするＢピクチャの作
成に必要なＩピクチャとＰピクチャのビットストリーム
だけを、選択的にMPEGデコーダ２７に入力させて、順方
向にデコードさせ、後からこれを参照するＢピクチャの
ビットストリームをMPEGデコーダ２７に入力させてデコ
ードさせるように、MPEGデコーダＩＣ５１の各部を制御
する。コードバッファ２１は、ＣＰＵインターフェース
６３を介してＣＰＵ５２から制御されるＲＤポインタ２
５の値に従って、図５に示すような順番にピクチャを入
れ替えて、MPEGデコーダ２７に入力する。

【００６１】ＣＰＵ５２は、古いＧＯＰのＩピクチャま
たはＰピクチャを１枚のフレームメモリ２８に残してお
き、残りの２枚のフレームメモリ２８を使って、更に３
フレーム前のＩピクチャまたはＰピクチャをビットスト
リームから順次デコードし直して画像を作成させるよう
に、MPEGデコーダＩＣ５１の各部を制御する。実際に
は、ピクチャごとにサイズが違うので、コードバッファ
２１は、フレームシンクによって設定されるタイミング
よりも早めに、それぞれのピクチャを、MPEGデコーダ２
７に入力するように制御される。

【００６２】例として、ＧＯＰ１のデコード順について
説明する。ＣＰＵ５２は、まず、Ｐ１５を表示させるた
めに、コードバッファ２１に、Ｉ３?Ｐ６?Ｐ９?Ｐ１２?
Ｐ１５の各ピクチャを順次出力させるための制御信号
を、ＣＰＵインターフェース６３を介して、ＲＤポイン
タ２５に出力する。コードバッファ２１は、ＲＤポイン
タ２５の値に従って、Ｉ３?Ｐ６?Ｐ９?Ｐ１２?Ｐ１５の
各ピクチャを、MPEGデコーダ２７に順次出力する。MPEG
デコーダ２７は、図中ａに示されるように、Ｉ３?Ｐ６?
Ｐ９?Ｐ１２?Ｐ１５の順番で入力されたデータをデコー
ドする。

【００６３】ＣＰＵ５２は、MPEGデコーダ２７が、Ｉ３
をデコードした後、そのデータをフレームメモリ２８−
１に出力し、Ｐ６をデコードした後、そのデータをフレ
ームメモリ２８−２に出力し、Ｐ９をデコードした後、
そのデータをフレームメモリ２８−１に出力し、Ｐ１２
をデコードした後、そのデータをフレームメモリ２８−
２に出力するように、スイッチ３０−１を制御させるた
めの制御信号を生成し、フレームメモリコントローラ２
６に出力する。また、ＣＰＵ５２は、Ｐ１５を表示させ
るために、これらのデータを、参照画として、再びMPEG
デコーダ２７に入力させるように、スイッチ３０−３を
制御させるための制御信号を生成し、フレームメモリコ
ントローラ２６に出力する。

【００６４】MPEGデコーダ２７は、スイッチ３０−３を
介して入力される参照画を利用して、入力されたＰピク
チャをデコードする。ＣＰＵ５２は、MPEGデコーダ２７
が、Ｐ１５をデコードした後、そのデータをフレームメ
モリ２８−１に出力するように、スイッチ３０−１を制
御させ、更に、そのデータを、スイッチ３０−２を介し
て、表示回路２９に出力させるための制御信号を生成
し、フレームメモリコントローラ２６に出力する。そし
て、図中ｂに示されるように、Ｐ１５が表示される。

【００６５】続いて、ＣＰＵ５２は、Ｐ１５が表示され
ている間に、コードバッファ２１に、Ｉ３?Ｐ６?Ｐ９?
Ｐ１２の各ピクチャを順次出力させるための制御信号を
生成して、ＲＤポインタ２５に出力する。コードバッフ
ァ２１は、ＲＤポインタ２５の値に従って、Ｉ３?Ｐ６?
Ｐ９?Ｐ１２を順次出力する。MPEGデコーダ２７は、同
様の処理により、図中cに示されるように、Ｉ３?Ｐ６?
Ｐ９?Ｐ１２の順番で、入力されたデータをデコードす
る。

【００６６】ＣＰＵ５２は、MPEGデコーダ２７が、Ｉ３
をデコードした後、そのデータをフレームメモリ２８−
３に出力し、Ｐ６をデコードした後、そのデータをフレ
ームメモリ２８−２に出力し、Ｐ９をデコードした後、
そのデータをフレームメモリ２８−３に出力し、Ｐ１２
をデコードした後、そのデータをフレームメモリ２８−
２に出力するように、スイッチ３０−１を制御させるた
めの制御信号を生成し、フレームメモリコントローラ２
６に出力する。また、ＣＰＵ５２は、フレームメモリ２
８−１に保存されているＰ１５およびフレームメモリ２
８−２に保存されているＰ１２を、参照画として、再び
MPEGデコーダ２７に入力させるように、スイッチ３０−
３を制御させるための制御信号を生成し、フレームメモ
リコントローラ２６に出力する。

【００６７】MPEGデコーダ２７は、スイッチ３０−３を
介して入力される参照画を利用してＢ１４およびＢ１３
をデコードする。ＣＰＵ５２は、MPEGデコーダ２７が、
Ｂ１４およびＢ１３をデコードした後、そのデータをフ
レームメモリ２８−３に出力するように、スイッチ３０
−１を制御させ、更に、そのデータを、スイッチ３０−
２を介して、表示回路２９に出力させるための制御信号
を生成し、フレームメモリコントローラ２６に出力す
る。そして、図中ｄおよびｅに示されるように、Ｂ１４
およびＢ１３が表示される。

【００６８】次に、ＣＰＵ５２は、フレームメモリ２８
−２のＰ１２のデータを、スイッチ３０−２を介して、
表示回路２９に出力させるための制御信号を生成し、フ
レームメモリコントローラ２６に出力する。そして、図
中ｆに示されるように、Ｐ１２が表示される。そして、
Ｐ１２が表示されている間に、同様の処理により、MPEG
デコーダ２７において、Ｉ３?Ｐ６?Ｐ９の順でデコード
が実行され（図中ｇ）、続くＢピクチャが生成されるよ
うに、ＣＰＵ５２による制御が実行される。

【００６９】ＧＯＰの境界においても同様に、Ｉピクチ
ャをフレームメモリ２８に残しておいて、前ＧＯＰの最
後のＰピクチャまでを順次デコードしてから、参照画が
２つのＧＯＰにまたがるＢピクチャがデコードされるよ
うに制御される。すなわち、新しいＧＯＰ２のＩピクチ
ャＩ３を表示している間に、古いＧＯＰ１が、Ｉ３?Ｐ
６?Ｐ９?Ｐ１２?Ｐ１５順でデコードされ、ＧＯＰ１の
Ｐ１５とＧＯＰ２のＩ３が参照されることにより、ＧＯ
Ｐ２のＢ２とＢ１がデコードされて表示される。

【００７０】このような処理により、フレームメモリ２
８を３つだけ用いて、MPEGビットストリームを−１倍速
で逆転再生することが可能となる。

【００７１】図６は、再生装置４１に、フレームメモリ
２８が７つ備えられ、MPEGデコーダ２７が、１フレーム
シンク内に１フレーム分だけしか処理できない遅いデコ
ーダである場合の、各ピクチャのデコードおよび表示の
タイミングを示す図である。なお、ここでも、ＧＯＰ
は、Ｎ＝１５、Ｍ＝３であるものとする。

【００７２】コードバッファ２１は、ＣＰＵインターフ
ェース６３を介して、ＣＰＵ５２から制御されているＲ
Ｄポインタ２５の値を基に、図６に示されるような順番
で、ＩピクチャとＰピクチャを、Ｂピクチャよりも先に
MPEGデコーダ２７に出力する。MPEGデコーダ２７は、新
しいＧＯＰのＢピクチャの処理の合間を利用して、古い
ＧＯＰのＩピクチャおよびＰピクチャを、順方向にデコ
ードする。フレームメモリコントローラ２６は、ＣＰＵ
５２から入力される制御信号を基に、１ＧＯＰ分のＩピ
クチャとＰピクチャの画像をフレームメモリ２８に保存
させておくための制御信号を生成して、スイッチ３０−
１に出力する。

【００７３】ＣＰＵ５２は、MPEGデコーダ２７が、これ
らのデータを参照して新しいＧＯＰのＢピクチャをデコ
ードすることができるように、コードバッファ２１か
ら、次のＢピクチャをMPEGデコーダ２７に出力させるた
めの制御信号を生成して、ＲＤポインタ２５に出力する
とともに、フレームメモリ２８に保存されている参照画
像をMPEGデコーダ２７に出力させるようにスイッチ３０
−３を制御させるための制御信号を生成して、フレーム
メモリコントローラ２６に出力する。

【００７４】すなわち、ＣＰＵ５２は、ＧＯＰ１のＰ１
５が表示されているときに、ＧＯＰ０のＩ３がデコード
され、ＧＯＰ１のＰ１２が表示されているときに、ＧＯ
Ｐ０のＰ６がデコードされ、ＧＯＰ１のＰ９が表示され
ているときに、ＧＯＰ０のＰ９がデコードされ、ＧＯＰ
１のＰ６が表示されているときに、ＧＯＰ０のＰ１２が
デコードされるように、MPEGデコーダＩＣ５１の各部を
制御する。

【００７５】ＧＯＰの境界では、フレームメモリ２８に
残しておいた新しいＧＯＰのＩピクチャＩ３と、後から
デコードした古いＧＯＰの最後のＰピクチャＰ１５を用
いて、参照画が２つのＧＯＰにまたがるＢピクチャＢ２
およびＢ１がデコードされる。その後は、Ｐ１５とＰ１
２に挟まれたＢ１４とＢ１３のビットストリームが入力
されて、デコードされて表示され、次に、Ｐ１２とＰ９
に挟まれたＢ１１とＢ１０という順に、デコードと表示
が繰り返される。参照し終わったＰピクチャのフレーム
メモリ２８には、更に古いＧＯＰのＰピクチャがデコー
ドされて保存される。

【００７６】図６を用いて説明した処理により、MPEGデ
コーダ２７が、１つのピクチャを１回デコードするのみ
で、処理を可能とする（処理時間を短縮する）ことがで
きる。従って、MPEGデコーダ２７に、１フレームの時間
内に１フレーム分だけしか処理できない遅いデコーダを
使用することができる。

【００７７】なお、MPEGデコーダ２７として、１フレー
ムの時間内に１フレーム分だけしか処理できない遅いデ
コーダを使用するために必要なフレームメモリ２８の数
は、ＧＯＰのＮとＭの値によって異なり、（Ｎ／Ｍ＋
２）で示される数のフレームメモリ２８が必要となる。
ここでは、Ｍ＝１５、Ｎ＝３のビットストリームをデコ
ードする場合について説明したので、フレームメモリ２
８を７つ用意することにより、上述した処理を可能とす
ることができる。

【００７８】例えば、ＶＴＲ（Video Tape Recorder）
やカムコーダなどの録画再生装置においては、正方向に
ビデオデータを再生した後、逆方向にコマ送り再生する
ことにより、繋ぎ撮りや上書き編集を行うための編集点
をユーザが任意に決定することができるようにした、い
わゆるエディットサーチ機能を有するものがある。上述
した再生装置４１が、ＶＴＲやカムコーダなどの録画再
生装置に用いられ、エディットサーチを行う場合の処理
について説明する。

【００７９】ＣＰＵ５２は、図７に示されるように、例
えば、ＶＴＲやカムコーダなどの録画再生装置におい
て、MPEGデコーダＩＣ５１以外にも、データが記録され
ているテープ８１を駆動するモータ８２、並びに、図２
のテープヘッドドラム１１、復調回路１２、およびＥＣ
Ｃ回路１３に対応するデータ読み取り部８３を制御する
ものとする。図７においては、MPEGデコーダＩＣ５１の
構成要素のうち、コードバッファ２１、MPEGデコーダ２
７、およびフレームメモリ２８以外の構成要素を省略し
て図示する。

【００８０】図８に、リングバッファ形式で構成された
コードバッファ２１内のデータを示す。正方向再生時に
おいては、ＷＲポインタ２２の値に対するＲＤポインタ
２５の値は、vbv_delayの値によって決まり、その値
は、０乃至vbv_buffer_sizeの間で変動する。

【００８１】図８に示されるように、コードバッファ２
１のデータ容量を、例えば、３ＧＯＰ程度用意すること
により、デコード済みのデータを、少なくとも２ＧＯＰ
保持することができる。従って、ＲＤポインタ２５を、
図９に示されるように、デコード順と逆になるような順
番で制御することにより、容易に逆方向のコマ送り再生
を実現することができる。

【００８２】正方向再生後に、逆方向のコマ送り再生が
行われるような場合、ＣＰＵ５２は、ユーザによる逆方
向のコマ送り再生の指示が入力されてから、逆方向コマ
送り再生画面に表示画面が変更されるまでの時間を短縮
するために、まず、デコード済みのデータを利用して、
逆方向コマ送り再生画像の表示を行わせるための制御信
号を生成し、MPEGデコーダＩＣ５１の各部に出力する。

【００８３】ＣＰＵ５２は、ＷＲポインタ２２およびＲ
Ｄポインタ２５の値を読み込み、その差を算出すること
により、コードバッファ２１のデータの残量を確認す
る。そして、コードバッファ２１内のデータが少なくな
った場合、ＣＰＵ５２は、モータ８２を制御して、テー
プ８１を走行させ、データ読み取り部８３を制御して、
テープ８１から新たなデータを読み取らせて、MPEGデコ
ーダＩＣ５１に出力させるようにする。

【００８４】このように、テープ走行、データの読み込
み、およびバッファ処理が、ＣＰＵ５２によって、一元
的に制御されるようにしたので、逆方向のコマ送り再生
を、複雑な制御を行うことなく実現することが可能とな
る。

【００８５】次に、図１０を参照して、本発明の異なる
実施の形態について説明する。

【００８６】図１０は、本発明を適応した、再生装置９
１の構成を示すブロック図である。再生装置９１は、MP
EGデコーダＩＣ５１に代わって、MPEGデコーダＩＣ１０
２が設けられ、ＣＰＵ５２に代わって、ＣＰＵ１０１が
設けられている以外は、図２を用いて説明した再生装置
４１と同様の構成を有するものである。

【００８７】MPEGデコーダＩＣ１０２は、ピクチャスタ
ートコード検出回路６１に代わって、図４を用いて説明
した、各種のスタートコードを検出することができるス
タートコード検出回路１１１が設けられている以外は、
図２を用いて説明したMPEGデコーダＩＣ５１と同様の構
成を有する。ＣＰＵ１０１は、図２を用いて説明したＣ
ＰＵ５２が有する機能に加えて、スタートコード検出回
路１１１によって検出された各種スタートコードを基
に、コードバッファ２１から所定のデータを読み込み、
MPEGデコーダ２７のデコード処理を制御する機能を有す
る。

【００８８】スタートコード検出回路１１１は、入力さ
れるビットストリームから、図４を用いて説明した各種
スタートコードを検出し、スタートコードの検出信号
を、アドレスレジスタ６２に出力する。アドレスレジス
タ６２は、図２を用いて説明した場合と同様に、スター
トコードの検出信号を受けて、ＷＲポインタ２２の値を
読み込むことにより、対応するスタートコードのアドレ
スを検出して保存する。ＣＰＵ１０１は、アドレスレジ
スタ６２から、スタートコードのアドレスを読み込み、
そのアドレスに基づいて、コードバッファ２１から、MP
EGデコーダ２７の制御に必要なデータを読み込む。ＣＰ
Ｕ１０１は、コードバッファ２１から読み込んだデータ
を基に、MPEGデコーダ２７のデコード処理を制御するた
めの制御信号を生成し、MPEGデコーダ２７に出力する。

【００８９】スタートコード検出回路１１１が検出する
スタートコードと、ＣＰＵ１０１の処理の詳細について
説明する。

【００９０】スタートコード検出回路１１１において、
ピクチャスタートコード以外にシーケンスヘッダコード
が検出され、それらのアドレスがアドレスレジスタ６２
に保存される場合、ＣＰＵ１０１は、シーケンスヘッダ
コードのアドレスを管理することができるようになるの
で、シーケンスヘッダの内容、特に、イントラマクロブ
ロック用の量子化マトリクスデータであるIntra_Quanti
zer_Matrixや、非イントラマクロブロック用の量子化マ
トリクスデータであるNon_Intra_Quantizer_Matrixなど
を読み込むことができる。ＣＰＵ１０１は、これらの情
報が変更された場合、それらを基に、MPEGデコーダ２７
のデコード処理を制御するための制御信号を生成して出
力することができる。従って、再生装置９１において
は、シーケンスヘッダに記載されている情報を、デコー
ド処理に反映することができる。

【００９１】また、スタートコード検出回路１１１にお
いて、ピクチャスタートコード以外にグループスタート
コードが検出され、それらのアドレスがアドレスレジス
タ６２に保存される場合、ＣＰＵ１０１は、グループス
タートコードのアドレスを管理することができるように
なるので、ＧＯＰヘッダの内容、特にclosed_GOPやbrok
en_linkのフラグが立った時に、それらを基に、MPEGデ
コーダ２７のデコード処理を制御するための制御信号を
生成して出力することができる。従って、再生装置９１
においては、ＧＯＰヘッダに記載されている情報をデコ
ード処理に反映することができる。

【００９２】また、スタートコード検出回路１１１にお
いて、ピクチャスタートコード以外にユーザデータスタ
ートコードが検出され、それらのアドレスがアドレスレ
ジスタ６２に保存される場合、ＣＰＵ１０１は、ユーザ
データスタートコードのアドレスを管理することができ
るようになるので、再生装置９１においては、ストリー
ム中のユーザデータを抜き取って管理したり、他の情報
処理装置などに出力することができる。

【００９３】また、スタートコード検出回路１１１にお
いて、ピクチャスタートコード以外にシーケンスエラー
コードが検出され、それらのアドレスがアドレスレジス
タ６２に保存される場合、ＣＰＵ１０１は、シーケンス
エラーコードのアドレスを管理することができるように
なるので、入力されるビットストリーム中にエラーがあ
った場合に、それをデコードや画面表示に反映させるこ
とができる。具体的には、ＣＰＵ１０１は、入力される
ビットストリーム中にシーケンスエラーコードが検出さ
れた場合、次のピクチャスタートコードの位置までスキ
ップしてデコードを開始させたり、エラーがあったフレ
ームは、前のフレームの画面を継続的に表示させるよう
に制御することができる。

【００９４】なお、ここでは、記録メディアをテープで
あるとしたが、記録メディアは、ディスクメディアであ
ってもよい。ディスクメディアの場合においても、読み
出されたデータがコードバッファ２１に書き込まれた後
は、上述した処理と同様に処理することができる。

【００９５】上述した一連の処理は、ソフトウェアによ
り実行することもできる。そのソフトウェアは、そのソ
フトウェアを構成するプログラムが、専用のハードウェ
アに組み込まれているコンピュータ、または、各種のプ
ログラムをインストールすることで、各種の機能を実行
することが可能な、例えば汎用のパーソナルコンピュー
タなどに、記録媒体からインストールされる。

【００９６】この記録媒体は、図２もしくは図１０に示
すように、コンピュータとは別に、ユーザにプログラム
を提供するために配布される、プログラムが記録されて
いる磁気ディスク７１（フロッピー（登録商標）ディス
クを含む）、光ディスク７２（CD−ROM（Compact Disk
Read Only Memory），DVD（Digital Versatile Disk)を
含む)、光磁気ディスク７３（ＭＤ(Mini-Disk)を含
む）、もしくは半導体メモリ７４などよりなるパッケー
ジメディアなどにより構成される。

【００９７】また、本明細書において、記録媒体に記録
されるプログラムを記述するステップは、記載された順
序に沿って時系列的に行われる処理はもちろん、必ずし
も時系列的に処理されなくとも、並列的あるいは個別に
実行される処理をも含むものである。

【００９８】

【発明の効果】本発明の情報再生装置、情報再生方法、
およびプログラムによれば、記録媒体から情報を取得
し、取得された情報を保存し、取得された情報のピクチ
ャタイプを検出し、検出されたピクチャタイプに基づい
て、保存されている情報がデコードされるのに適した順
番で出力されるように、アドレスの指定を制御し、保存
された情報のうち、出力する情報のアドレスを指定し、
指定されたアドレスで示される情報をデコードするよう
にしたので、再生装置のメモリ容量を抑えることがで
き、かつ、複雑な制御を行うことなしに、容易に逆転再
生を行うことができる。

【図面の簡単な説明】

【図１】従来の再生装置の構成を示すブロック図であ
る。

【図２】本発明を適応した再生装置の構成を示すブロッ
ク図である。

【図３】MPEGビットストリームの階層構造について説明
するための図である。

【図４】スタートコードについて説明するための図であ
る。

【図５】デコード処理の具体例について説明するための
図である。

【図６】デコード処理の具体例について説明するための
図である。

【図７】逆方向のコマ送り再生時のＣＰＵの制御につい
て説明するための図である。

【図８】コードバッファ内のデータについて説明するた
めの図である。

【図９】逆方向のコマ送り再生時のＲＤポインタの制御
について説明するための図である。

【図１０】本発明を適応した再生装置の構成を示すブロ
ック図である。

【符号の説明】

２１ コードバッファ， ２２ ＷＲポインタ， ２５
ＲＤポインタ， ２６ フレームメモリコントロー
ラ， ２７ MPEGデコーダ， ２８ フレームメモリ，
４１ 再生装置， ５１ MPEGデコーダＩＣ， ５２
ＣＰＵ， ６１ピクチャスタートコード検出回路，
６２ アドレスレジスタ， ６３ ＣＰＵインターフェ
ース， ６４ ピクチャタイプ検出回路， ８１ テー
プ， ８２ モータ， ８３ データ読み取り部， ９
１ 再生装置， １０１ ＣＰＵ， １０２ MPEGデコ
ーダＩＣ， １１１ スタートコード検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 姫野 卓治 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5C018 NA01 5C052 AA01 AB03 AC04 CC06 CC11 CC12 DD04 5C053 FA21 GA11 GB04 GB06 GB08 GB15 GB37 HA25 HA33 JA24 KA04 KA19 KA24 LA06 5D044 AB05 AB07 BC01 CC03 DE24 DE38 DE49 DE83 FG10 FG19 FG23

Claims (8)

【特許請求の範囲】
1. 【請求項１】 MPEG方式で圧縮され、記録媒体に記録さ
   れた情報をデコードして再生する情報再生装置におい
   て、 前記記録媒体から前記情報を取得する取得手段と、 前記取得手段により取得された前記情報を処理する情報
   処理手段と、 前記情報処理手段を制御する制御手段とを備え、 前記情報処理手段は、 前記取得手段により取得された前記情報を保存する第１
   の保存手段と、 前記取得手段により取得された前記情報のピクチャタイ
   プを検出する検出手段と、 前記第１の保存手段により保存された前記情報のうち、
   出力する前記情報のアドレスを指定するアドレス指定手
   段と、 前記アドレス指定手段により指定されたアドレスで示さ
   れる前記情報の入力を受け、入力された前記情報をデコ
   ードするデコード手段とを備え、 前記制御手段は、前記検出手段により検出された前記ピ
   クチャタイプに基づいて、前記第１の保存手段により保
   存されている前記情報が前記デコード手段によりデコー
   ドされるのに適した順番で出力されるように、前記アド
   レス指定手段による前記情報のアドレスの指定を制御す
   ることを特徴とする情報再生装置。
2. 【請求項２】 前記制御手段は、前記第１の保存手段に
   保存された前記情報を直接読み出し、読み出した前記情
   報を基に前記情報処理手段を制御することを特徴とする
   請求項１に記載の情報再生装置。
3. 【請求項３】 前記取得手段により取得された前記情報
   から、所定の情報のアドレスを読み出して保存する第２
   の保存手段を更に備え、 前記制御手段は、前記第２の保存手段により保存された
   前記所定の情報のアドレスを読み出して、読み出した前
   記所定の情報のアドレスを基に、前記情報処理手段を制
   御することを特徴とする請求項１に記載の情報再生装
   置。
4. 【請求項４】 前記所定の情報は、ピクチャスタートコ
   ードを含むことを特徴とする請求項３に記載の情報再生
   装置。
5. 【請求項５】 前記所定の情報は、ピクチャスタートコ
   ード、および、前記ピクチャスタートコード以外のスタ
   ートコードのうち、少なくとも１つのスタートコードを
   含むことを特徴とする請求項３に記載の情報再生装置。
6. 【請求項６】 MPEG方式で圧縮され、記録媒体に記録さ
   れた情報をデコードして再生する情報再生装置の情報再
   生方法において、 前記記録媒体から前記情報を取得する取得ステップと、
   前記取得ステップの処理により取得された前記情報を処
   理する情報処理ステップと、 前記情報処理ステップの処理を制御する制御ステップと
   を含み、 前記情報処理ステップの処理は、 前記取得ステップの処理により取得された前記情報を保
   存する第１の保存ステップと、 前記取得ステップの処理により取得された前記情報のピ
   クチャタイプを検出する検出手段と、 前記第１の保存ステップの処理により保存された前記情
   報のうち、出力する前記情報のアドレスを指定するアド
   レス指定ステップと、 前記アドレス指定ステップの処理により指定されたアド
   レスで示される前記情報の入力を受け、入力された前記
   情報をデコード処理するデコード処理ステップとを含
   み、 前記制御ステップでは、前記検出ステップの処理により
   検出された前記ピクチャタイプに基づいて、前記第１の
   保存ステップの処理により保存されている前記情報が前
   記デコード処理ステップの処理によりデコードされるの
   に適した順番で出力されるように、前記アドレス指定ス
   テップの処理による前記情報のアドレスの指定を制御す
   ることを特徴とする情報再生方法。
7. 【請求項７】 MPEG方式で圧縮され、記録媒体に記録さ
   れた情報をデコードして再生する情報再生装置用のプロ
   グラムであって、 前記記録媒体から前記情報を取得する取得ステップと、 前記取得ステップの処理により取得された前記情報を処
   理する情報処理ステップと、 前記情報処理ステップの処理を制御する制御ステップと
   を含み、 前記情報処理ステップの処理は、 前記取得ステップの処理により取得された前記情報を保
   存する第１の保存ステップと、 前記取得ステップの処理により取得された前記情報のピ
   クチャタイプを検出する検出手段と、 前記第１の保存ステップの処理により保存された前記情
   報のうち、出力する前記情報のアドレスを指定するアド
   レス指定ステップと、 前記アドレス指定ステップの処理により指定されたアド
   レスで示される前記情報の入力を受け、入力された前記
   情報をデコード処理するデコード処理ステップとを含
   み、 前記制御ステップでは、前記検出ステップの処理により
   検出された前記ピクチャタイプに基づいて、前記第１の
   保存ステップの処理により保存されている前記情報が前
   記デコード処理ステップの処理によりデコードされるの
   に適した順番で出力されるように、前記アドレス指定ス
   テップの処理による前記情報のアドレスの指定を制御す
   ることを特徴とするコンピュータが読み取り可能なプロ
   グラムが記録されている記録媒体。
8. 【請求項８】 MPEG方式で圧縮され、記録媒体に記録さ
   れた情報をデコードして再生する情報再生装置を制御す
   るコンピュータが実行可能なプログラムであって、 前記記録媒体から前記情報を取得する取得ステップと、 前記取得ステップの処理により取得された前記情報を処
   理する情報処理ステップと、 前記情報処理ステップの処理を制御する制御ステップと
   を含み、 前記情報処理ステップの処理は、 前記取得ステップの処理により取得された前記情報を保
   存する第１の保存ステップと、 前記取得ステップの処理により取得された前記情報のピ
   クチャタイプを検出する検出手段と、 前記第１の保存ステップの処理により保存された前記情
   報のうち、出力する前記情報のアドレスを指定するアド
   レス指定ステップと、 前記アドレス指定ステップの処理により指定されたアド
   レスで示される前記情報の入力を受け、入力された前記
   情報をデコード処理するデコード処理ステップとを含
   み、 前記制御ステップでは、前記検出ステップの処理により
   検出された前記ピクチャタイプに基づいて、前記第１の
   保存ステップの処理により保存されている前記情報が前
   記デコード処理ステップの処理によりデコードされるの
   に適した順番で出力されるように、前記アドレス指定ス
   テップの処理による前記情報のアドレスの指定を制御す
   ることを特徴とするプログラム。