JP2806874B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
- Publication number
- JP2806874B2 JP2806874B2 JP8105598A JP10559896A JP2806874B2 JP 2806874 B2 JP2806874 B2 JP 2806874B2 JP 8105598 A JP8105598 A JP 8105598A JP 10559896 A JP10559896 A JP 10559896A JP 2806874 B2 JP2806874 B2 JP 2806874B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- circuit
- electrode
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＣＬ回路に関
し、特に、差動増幅回路の出力抵抗と差動対トランジス
タとの間にカスケード接続のトランジスタを設けた型の
ＥＣＬ回路における高速化の技術に関する。
し、特に、差動増幅回路の出力抵抗と差動対トランジス
タとの間にカスケード接続のトランジスタを設けた型の
ＥＣＬ回路における高速化の技術に関する。
【０００２】
【従来の技術】図２に、この種のＥＣＬ回路の一例の回
路図を示す。図２を参照して、この回路は、差動対をな
す二つのトランジスタＱ1 ，Ｑ6 と、それぞれのトラン
ジスタのコレクタ電極側に設けられた出力抵抗Ｒ1 ，Ｒ
2 とだけで構成される最も基本的なＥＣＬ回路に、更に
トランジスタＱ7 ，Ｑ8 を設けた構成のものである。こ
の新たに設けられたトランジスタＱ7 ，Ｑ8 は、この回
路の動作速度を高めるためのもので、差動対のトランジ
スタＱ1 ，Ｑ6 のコレクタ電極と抵抗Ｒ1 ，Ｒ2との間
に、電流経路をなすようにカスケード接続される。すな
わち、トランジスタＱ1 と抵抗Ｒ1 とからなる増幅回路
を例にして考えると、上記の（カスケードトランジスタ
Ｑ7 ，Ｑ8 を持たない）最も基本的なＥＣＬ回路では、
入力端子８から見たトランジスタＱ1 のコレクタ・ベー
ス間の容量ＣCBM は、トランジスタＱ1 が本来持ってい
るコレクタ・ベース間接合容量ＣCB1 に対し、ＣCBM ＝
（１＋Ａv1）倍に大きくなる（但し、Ａv1はトランジス
タＱ1 のゲイン）。その結果、容量ＣCBM と抵抗Ｒ1 と
による時定数が大きくなって、回路の高速動作が損われ
るのである。この現象は、ミラー効果として良く知られ
ているものである。これに対し、カスケードトランジス
タＱ1 を挿入した場合は、Ａv1＝ｒe7／ｒe1≒１となる
（但し、ｒe7，ｒe1はそれぞれ、カスケードトランジス
タＱ7 ，差動対トランジスタＱ1 それぞれのエミッタ内
部抵抗）ので、入力端子８から見たコレクタ・ベース間
の容量ＣCBM は、本来のコレクタ・ベース間接合容量Ｃ
CBのたかだか２倍にしかならない。その結果、ミラー効
果による動作速度の低下が軽減され、高速化される。こ
のように、新たに付け加えられたカスケードトランジス
タＱ7 ，Ｑ8 は、差動対トランジスタＱ1 ，Ｑ6 でのミ
ラー効果を打ち消して、高速動作を行わせるのである。
路図を示す。図２を参照して、この回路は、差動対をな
す二つのトランジスタＱ1 ，Ｑ6 と、それぞれのトラン
ジスタのコレクタ電極側に設けられた出力抵抗Ｒ1 ，Ｒ
2 とだけで構成される最も基本的なＥＣＬ回路に、更に
トランジスタＱ7 ，Ｑ8 を設けた構成のものである。こ
の新たに設けられたトランジスタＱ7 ，Ｑ8 は、この回
路の動作速度を高めるためのもので、差動対のトランジ
スタＱ1 ，Ｑ6 のコレクタ電極と抵抗Ｒ1 ，Ｒ2との間
に、電流経路をなすようにカスケード接続される。すな
わち、トランジスタＱ1 と抵抗Ｒ1 とからなる増幅回路
を例にして考えると、上記の（カスケードトランジスタ
Ｑ7 ，Ｑ8 を持たない）最も基本的なＥＣＬ回路では、
入力端子８から見たトランジスタＱ1 のコレクタ・ベー
ス間の容量ＣCBM は、トランジスタＱ1 が本来持ってい
るコレクタ・ベース間接合容量ＣCB1 に対し、ＣCBM ＝
（１＋Ａv1）倍に大きくなる（但し、Ａv1はトランジス
タＱ1 のゲイン）。その結果、容量ＣCBM と抵抗Ｒ1 と
による時定数が大きくなって、回路の高速動作が損われ
るのである。この現象は、ミラー効果として良く知られ
ているものである。これに対し、カスケードトランジス
タＱ1 を挿入した場合は、Ａv1＝ｒe7／ｒe1≒１となる
（但し、ｒe7，ｒe1はそれぞれ、カスケードトランジス
タＱ7 ，差動対トランジスタＱ1 それぞれのエミッタ内
部抵抗）ので、入力端子８から見たコレクタ・ベース間
の容量ＣCBM は、本来のコレクタ・ベース間接合容量Ｃ
CBのたかだか２倍にしかならない。その結果、ミラー効
果による動作速度の低下が軽減され、高速化される。こ
のように、新たに付け加えられたカスケードトランジス
タＱ7 ，Ｑ8 は、差動対トランジスタＱ1 ，Ｑ6 でのミ
ラー効果を打ち消して、高速動作を行わせるのである。
【０００３】ところで、ＥＣＬ回路はもともと高速動作
に特徴をもつ回路である。そして、その高速性を更に高
めるために、上記のようなカスケードトランジスタを設
けた回路が考えられたのであるが、この回路の特徴が本
来高速性にあるところから、高速化に対する要求は、常
に強い。そのような、高速化の要求に対応する方法の一
つとして、差動対トランジスタＱ1 ，Ｑ6 に対し、それ
ぞれのトランジスタがオフ状態にあっても、そのオフ状
態のトランジスタ側のカスケードトランジスタに微少な
電流が流れているようにする手段を設けることが、考え
られる。例えば特開昭５７ー１６４６１８号公報に開示
された、微少電流の経路を備えるＥＣＬ回路は、上記の
ような高速化技術の一例を示すものである。
に特徴をもつ回路である。そして、その高速性を更に高
めるために、上記のようなカスケードトランジスタを設
けた回路が考えられたのであるが、この回路の特徴が本
来高速性にあるところから、高速化に対する要求は、常
に強い。そのような、高速化の要求に対応する方法の一
つとして、差動対トランジスタＱ1 ，Ｑ6 に対し、それ
ぞれのトランジスタがオフ状態にあっても、そのオフ状
態のトランジスタ側のカスケードトランジスタに微少な
電流が流れているようにする手段を設けることが、考え
られる。例えば特開昭５７ー１６４６１８号公報に開示
された、微少電流の経路を備えるＥＣＬ回路は、上記の
ような高速化技術の一例を示すものである。
【０００４】図３に、上記公報に記載のＥＣＬ回路（以
後、高速型の回路と記す）の回路図を示す。また図４
に、上記公報記載の発明の適用対象となった、高速化以
前のＥＣＬ回路の回路図を示す。図４を参照して、この
ＥＣＬ回路は、差動増幅用のトランジスタ対と、その差
動トランジスタ対の出力をラッチするラッチトランジス
タ対と、差動増幅動作とラッチ動作とを切り替える電流
スイッチトランジスタ対とからなる回路である。すなわ
ち図４において、二つのトランジスタＱ1 ，Ｑ6が、差
動トランジスタ対をなす。トランジスタＱ2 ，Ｑ4 は、
ラッチトランジスタ対をなす。トランジスタＱ3 ，Ｑ5
は、電流スイッチトランジスタ対をなす。いま図４にお
いて、入力端子２への信号がハイ（Ｈ）レベルで、入力
端子３への入力がロウ（Ｌ）レベルのとき、回路は入力
端子８，９への入力信号を差動増幅し出力端子４，５へ
出力する。一方、入力端子２への信号がＬレベルで、入
力端子３への入力がＨレベルのとき、回路は上記の差動
増幅の結果をラッチする。
後、高速型の回路と記す）の回路図を示す。また図４
に、上記公報記載の発明の適用対象となった、高速化以
前のＥＣＬ回路の回路図を示す。図４を参照して、この
ＥＣＬ回路は、差動増幅用のトランジスタ対と、その差
動トランジスタ対の出力をラッチするラッチトランジス
タ対と、差動増幅動作とラッチ動作とを切り替える電流
スイッチトランジスタ対とからなる回路である。すなわ
ち図４において、二つのトランジスタＱ1 ，Ｑ6が、差
動トランジスタ対をなす。トランジスタＱ2 ，Ｑ4 は、
ラッチトランジスタ対をなす。トランジスタＱ3 ，Ｑ5
は、電流スイッチトランジスタ対をなす。いま図４にお
いて、入力端子２への信号がハイ（Ｈ）レベルで、入力
端子３への入力がロウ（Ｌ）レベルのとき、回路は入力
端子８，９への入力信号を差動増幅し出力端子４，５へ
出力する。一方、入力端子２への信号がＬレベルで、入
力端子３への入力がＨレベルのとき、回路は上記の差動
増幅の結果をラッチする。
【０００５】次に、図３と図４とを比較すると、改良さ
れた高速型のＥＣＬ回路では、図４に示す回路に加え、
電流スイッチトランジスタ対Ｑ3 ，Ｑ5 のそれぞれに対
し、それぞれ抵抗Ｒ3 ，Ｒ4 が並列に接続されている。
これら抵抗Ｒ3 ，Ｒ4 は、トランジスタＱ3 （或いは、
トランジスタＱ5 ）がオフ状態になったときでも電流を
流し、トランジスタＱ2 （同、トランジスタＱ4 ）がオ
フ状態にならないようにする。上記の抵抗Ｒ3 ，Ｒ4 の
効果について、以下に述べる。
れた高速型のＥＣＬ回路では、図４に示す回路に加え、
電流スイッチトランジスタ対Ｑ3 ，Ｑ5 のそれぞれに対
し、それぞれ抵抗Ｒ3 ，Ｒ4 が並列に接続されている。
これら抵抗Ｒ3 ，Ｒ4 は、トランジスタＱ3 （或いは、
トランジスタＱ5 ）がオフ状態になったときでも電流を
流し、トランジスタＱ2 （同、トランジスタＱ4 ）がオ
フ状態にならないようにする。上記の抵抗Ｒ3 ，Ｒ4 の
効果について、以下に述べる。
【０００６】図４において、差動増幅用入力端子８の電
圧Ｖ8 がＨレベルで、入力端子９の電圧Ｖ9 がＬである
ものとする。このとき、動作切替え用入力端子２の電圧
Ｖ2がＨレベルで、入力端子３の電圧Ｖ3 がＬレベルで
あれば、この回路は差動増幅を行い、ラッチ動作のため
のトランジスタＱ5 ，Ｑ4 は、共にオフ状態にある。そ
して、トランジスタＱ4 のベース・エミッタ間順方向電
圧ＶBEは、トランジスタＱ4 がオフ状態にあるので、
０．３Ｖ程度になっている。尚、このトランジスタＱ4
のベース・エミッタ間には、ベース・エミッタ間接合容
量ＣBE4 が存在している。
圧Ｖ8 がＨレベルで、入力端子９の電圧Ｖ9 がＬである
ものとする。このとき、動作切替え用入力端子２の電圧
Ｖ2がＨレベルで、入力端子３の電圧Ｖ3 がＬレベルで
あれば、この回路は差動増幅を行い、ラッチ動作のため
のトランジスタＱ5 ，Ｑ4 は、共にオフ状態にある。そ
して、トランジスタＱ4 のベース・エミッタ間順方向電
圧ＶBEは、トランジスタＱ4 がオフ状態にあるので、
０．３Ｖ程度になっている。尚、このトランジスタＱ4
のベース・エミッタ間には、ベース・エミッタ間接合容
量ＣBE4 が存在している。
【０００７】ここで、入力端子８の電圧Ｖ8 ＝Ｈレベ
ル、入力端子９の電圧Ｖ9 ＝Ｌレベルを保持したまま
で、入力端子２の電圧をＶ2 ＝Ｌレベルに、入力端子３
の電圧をＶ3 ＝Ｈレベルに切り替えると、トランジスタ
Ｑ5 ，Ｑ4 がオン状態に移る。このとき、トランジスタ
Ｑ4 がオン状態に移るためには、そのトランジスタのベ
ース・エミッタ間接合容量ＣBE4 に約０．３Ｖに蓄積さ
れている電荷を放電し、ベース・エミッタ間電圧ＶBE4
を０．７Ｖ以上にする必要がある。この電圧ＶBE4の差
電圧をΔＶBE4 とすると、トランジスタＱ4 がオン状態
に遷移する迄には、次式で示す遅れ時間ｔON4 が生じ
る。 ｔON4 ＝ＣBE4 ×ΔＶBE4 ／Ｉ0 （１） 但し、Ｉ0 は、定電流源６の電流である。
ル、入力端子９の電圧Ｖ9 ＝Ｌレベルを保持したまま
で、入力端子２の電圧をＶ2 ＝Ｌレベルに、入力端子３
の電圧をＶ3 ＝Ｈレベルに切り替えると、トランジスタ
Ｑ5 ，Ｑ4 がオン状態に移る。このとき、トランジスタ
Ｑ4 がオン状態に移るためには、そのトランジスタのベ
ース・エミッタ間接合容量ＣBE4 に約０．３Ｖに蓄積さ
れている電荷を放電し、ベース・エミッタ間電圧ＶBE4
を０．７Ｖ以上にする必要がある。この電圧ＶBE4の差
電圧をΔＶBE4 とすると、トランジスタＱ4 がオン状態
に遷移する迄には、次式で示す遅れ時間ｔON4 が生じ
る。 ｔON4 ＝ＣBE4 ×ΔＶBE4 ／Ｉ0 （１） 但し、Ｉ0 は、定電流源６の電流である。
【０００８】ここで、例えばＣBE4 ＝１ｐＦ，Ｉ0 ＝１
４０μＡであるとすると、 ｔON4 ＝２．８６ｎＳ （２） という遅れが生じる。この遅れ時間ｔ ON4 は、出力端子
４，５の出力信号が切り替るときの遅れ時間である。そ
の遅れ時間をｔdOUTとすると、ｔdOUT＝ｔON4 ＝２．８
６ｎＳとなる。
４０μＡであるとすると、 ｔON4 ＝２．８６ｎＳ （２） という遅れが生じる。この遅れ時間ｔ ON4 は、出力端子
４，５の出力信号が切り替るときの遅れ時間である。そ
の遅れ時間をｔdOUTとすると、ｔdOUT＝ｔON4 ＝２．８
６ｎＳとなる。
【０００９】次に、高速型のＥＣＬ回路（図３）におい
て、電源端子１の電圧ＶCCは５Ｖ、入力端子８の電圧Ｖ
8 は４Ｖ、入力端子９の電圧Ｖ9 は３Ｖにそれぞれ固定
とする。そして、入力端子２の電圧Ｖ2 と入力端子３の
電圧Ｖ3 とが、２〜３Ｖの範囲で切り替るものとする。
抵抗Ｒ3 ＝Ｒ4 ＝１００ｋΩとし、各トランジスタのベ
ース・エミッタ間順方向電圧ＶBEは、０．７Ｖとする。
更に、定電流源６の電流Ｉ0 は、図４に示す回路におけ
る値と同一で、１４０μＡとする。尚、各トランジスタ
においては、直流電流増幅率ｈFE＝∞、エミッタ電流Ｉ
E ＝コレクタ電流ＩC であるものとする。
て、電源端子１の電圧ＶCCは５Ｖ、入力端子８の電圧Ｖ
8 は４Ｖ、入力端子９の電圧Ｖ9 は３Ｖにそれぞれ固定
とする。そして、入力端子２の電圧Ｖ2 と入力端子３の
電圧Ｖ3 とが、２〜３Ｖの範囲で切り替るものとする。
抵抗Ｒ3 ＝Ｒ4 ＝１００ｋΩとし、各トランジスタのベ
ース・エミッタ間順方向電圧ＶBEは、０．７Ｖとする。
更に、定電流源６の電流Ｉ0 は、図４に示す回路におけ
る値と同一で、１４０μＡとする。尚、各トランジスタ
においては、直流電流増幅率ｈFE＝∞、エミッタ電流Ｉ
E ＝コレクタ電流ＩC であるものとする。
【００１０】先ず、時刻ｔ1 において、Ｖ2 ＝３Ｖ，Ｖ
3 ＝２Ｖであるものとする。このときトランジスタＱ4
に流れる電流ＩE4t1は、抵抗Ｒ4 に流れる電流値ＩR4t1
に等しく、 ＩE4t1＝ＩR4t1＝｛（ＶCC−ＶBE4 ）−（Ｖ2t1 −ＶBE3 ）｝／Ｒ4 （３） となる。この式（３）に上記の定数を代入すると、 ＩE4t1＝ＩR4t1＝２０μＡ （４） を得る。
3 ＝２Ｖであるものとする。このときトランジスタＱ4
に流れる電流ＩE4t1は、抵抗Ｒ4 に流れる電流値ＩR4t1
に等しく、 ＩE4t1＝ＩR4t1＝｛（ＶCC−ＶBE4 ）−（Ｖ2t1 −ＶBE3 ）｝／Ｒ4 （３） となる。この式（３）に上記の定数を代入すると、 ＩE4t1＝ＩR4t1＝２０μＡ （４） を得る。
【００１１】次に、時刻ｔ2 において、Ｖ2 ＝２Ｖ，Ｖ
3 ＝３Ｖに切り替ったとする。この切替りの時、トラン
ジスタＱ4 のベース・エミッタ間接合容量ＣBEに蓄積さ
れていた電荷は放電されるので、その放電電流をＩ
dis4ｔ2 とする。電流Ｉdis4ｔ2は、トランジスタＱ5
のコレクタ電流ＩC5t2と抵抗Ｒ4 に流れる電流ＩR4t2と
の和で表される。すなわち、 Ｉdis4t2＝ＩC5t2＋ＩR4t2 （５） となる。ここで、 ＩR4t2＝｛（ＶCC−ＶBE4 ）−（Ｖ3t2 −ＶBE5 ）｝／Ｒ4 （６） であるので、 ＩR4t2＝２０μＡ である。一方、抵抗Ｒ3 に流れる電流ＩR3t2は、下記の
式（７）で表される。 ＩR3t2＝｛（Ｖ8t2 −ＶBE1 ）−（Ｖ2t2 −ＶBE3 ）｝／Ｒ3 （７） 従って、 ＩR3t2＝２０μＡ を得る。更に、 Ｉ0 ＝ＩC5t2＋ＩR3t2＋ＩR4t2＝１４０μＡ （８） より、トランジスタＱ5 のコレクタ電流ＩC5t2は、 ＩC5t2＝Ｉ0 −（ＩR3t2＋ＩR4t2）＝１００μＡ （１０） となり、放電電流Ｉdis4ｔ2 は、 Ｉdis4ｔ2 ＝ＩR4t2＋ＩC5t2＝１２０μＡ （１１） となる。これで各定数が確定する。
3 ＝３Ｖに切り替ったとする。この切替りの時、トラン
ジスタＱ4 のベース・エミッタ間接合容量ＣBEに蓄積さ
れていた電荷は放電されるので、その放電電流をＩ
dis4ｔ2 とする。電流Ｉdis4ｔ2は、トランジスタＱ5
のコレクタ電流ＩC5t2と抵抗Ｒ4 に流れる電流ＩR4t2と
の和で表される。すなわち、 Ｉdis4t2＝ＩC5t2＋ＩR4t2 （５） となる。ここで、 ＩR4t2＝｛（ＶCC−ＶBE4 ）−（Ｖ3t2 −ＶBE5 ）｝／Ｒ4 （６） であるので、 ＩR4t2＝２０μＡ である。一方、抵抗Ｒ3 に流れる電流ＩR3t2は、下記の
式（７）で表される。 ＩR3t2＝｛（Ｖ8t2 −ＶBE1 ）−（Ｖ2t2 −ＶBE3 ）｝／Ｒ3 （７） 従って、 ＩR3t2＝２０μＡ を得る。更に、 Ｉ0 ＝ＩC5t2＋ＩR3t2＋ＩR4t2＝１４０μＡ （８） より、トランジスタＱ5 のコレクタ電流ＩC5t2は、 ＩC5t2＝Ｉ0 −（ＩR3t2＋ＩR4t2）＝１００μＡ （１０） となり、放電電流Ｉdis4ｔ2 は、 Ｉdis4ｔ2 ＝ＩR4t2＋ＩC5t2＝１２０μＡ （１１） となる。これで各定数が確定する。
【００１２】以上の結果に基いて、先ず、ラッチトラン
ジスタＱ4 での遅れ時間ｔON4 を求める。トランジスタ
Ｑ4 での遅れ時間ｔON4 は、 ｔON4 ＝ＣBE4 ・ΔＶBE4 ／Ｉdis4t2 （１２） である。ここで、 ΔＶBE4 ＝ＶBE4t2 −ＶBE4t1 （１３） で示され、又、ＶBE4t2 とＶBE4t1 とは、 ＶBE4t1 ＝（ｋＴ／ｑ）ｌｎ（ＩE4t1／ＩS ） （１４） ＶBE4t2 ＝（ｋＴ／ｑ）ｌｎ（ＩE4t2／ＩS ） （１５） で表される。
ジスタＱ4 での遅れ時間ｔON4 を求める。トランジスタ
Ｑ4 での遅れ時間ｔON4 は、 ｔON4 ＝ＣBE4 ・ΔＶBE4 ／Ｉdis4t2 （１２） である。ここで、 ΔＶBE4 ＝ＶBE4t2 −ＶBE4t1 （１３） で示され、又、ＶBE4t2 とＶBE4t1 とは、 ＶBE4t1 ＝（ｋＴ／ｑ）ｌｎ（ＩE4t1／ＩS ） （１４） ＶBE4t2 ＝（ｋＴ／ｑ）ｌｎ（ＩE4t2／ＩS ） （１５） で表される。
【００１３】但し、 ＩE ：エミッタ電流 ｋ：ボルツマン定数 Ｔ：絶対温度 ｑ：電子の電荷 ＩS ：順方向飽和電流（＝約１×１０-16 Ａ） ｋｔ／ｑ≒２６ｍＶ である。そこで、式（１４）にＩE4t1＝２０μＡを代入
する。又、式（１５）に対しては、時刻ｔ2 においては
トランジスタＱ4 ，Ｑ5 が共にオン状態にあり、ＩE4t2
＝ＩR4t2＋ＩC5t2＝Ｉdis4ｔ2 であるので、ＩE4t2とし
てＩdis4t2＝１２０μＡを代入する。そして、それぞれ
の代入結果を式（１３）に代入すると、 ΔＶBE4 ＝０．７１８−０．６７１ ＝０．０４７Ｖ （１６） を得る。この代入結果を式（１２）に代入すると、ラッ
チトランジスタＱ4 での遅れ時間ｔON4 は、 ｔON4 ＝０．３９１ｎＳ （１７） となる。
する。又、式（１５）に対しては、時刻ｔ2 においては
トランジスタＱ4 ，Ｑ5 が共にオン状態にあり、ＩE4t2
＝ＩR4t2＋ＩC5t2＝Ｉdis4ｔ2 であるので、ＩE4t2とし
てＩdis4t2＝１２０μＡを代入する。そして、それぞれ
の代入結果を式（１３）に代入すると、 ΔＶBE4 ＝０．７１８−０．６７１ ＝０．０４７Ｖ （１６） を得る。この代入結果を式（１２）に代入すると、ラッ
チトランジスタＱ4 での遅れ時間ｔON4 は、 ｔON4 ＝０．３９１ｎＳ （１７） となる。
【００１４】次に、電流スイッチトランジスタＱ5 での
遅れ時間ｔON5 を考える。この遅れ時間ｔON5 は、以下
の式（１８）で示される。 ｔON5 ＝２π・ＣBE5 ・ｒe5 （１８） 但し、ｒe5はトランジスタのエミッタ内部抵抗であり、
トランジスタＱ5 の場合は、 ｒe5＝ｋＴ／ｑ／ＩE5 で表される。然るに、トランジスタＱ5 の電流増幅率ｈ
FE＝∞としているので、ＩE5＝ＩC5である。よって、 ｒe5＝ｋＴ／ｑ／ＩC5 （１９） である。
遅れ時間ｔON5 を考える。この遅れ時間ｔON5 は、以下
の式（１８）で示される。 ｔON5 ＝２π・ＣBE5 ・ｒe5 （１８） 但し、ｒe5はトランジスタのエミッタ内部抵抗であり、
トランジスタＱ5 の場合は、 ｒe5＝ｋＴ／ｑ／ＩE5 で表される。然るに、トランジスタＱ5 の電流増幅率ｈ
FE＝∞としているので、ＩE5＝ＩC5である。よって、 ｒe5＝ｋＴ／ｑ／ＩC5 （１９） である。
【００１５】図４に示される従来のＥＣＬ回路におい
て、入力端子２がＬレベル、入力端子３がＨレベルのと
き、定電流源６の電流Ｉ0 は、 Ｉ0 ＝ＩC5＋ＩR3＋ＩR4＝１４０μＡ （２０） である。
て、入力端子２がＬレベル、入力端子３がＨレベルのと
き、定電流源６の電流Ｉ0 は、 Ｉ0 ＝ＩC5＋ＩR3＋ＩR4＝１４０μＡ （２０） である。
【００１６】以下、上記の結果を用いて、トランジスタ
Ｑ5 での遅れ時間ｔON5 を求める。式（１９）に式（１
０）で得たＩC5t2＝１００μＡを代入すると、常温で、 ｒe5＝２５８Ω （２１） を得る。従って、常温における遅れ時間ｔON5 は、式
（１８）より、 ｔON5 ＝１．６２１ｎＳ （２２） となる。
Ｑ5 での遅れ時間ｔON5 を求める。式（１９）に式（１
０）で得たＩC5t2＝１００μＡを代入すると、常温で、 ｒe5＝２５８Ω （２１） を得る。従って、常温における遅れ時間ｔON5 は、式
（１８）より、 ｔON5 ＝１．６２１ｎＳ （２２） となる。
【００１７】これまでの考察で、入力端子２と入力端子
３の入力信号が反転してから、ラッチ回路側のトランジ
スタＱ4 ，Ｑ5 がオン状態に遷移してそれまでの差動増
幅動作からラッチ動作に切り替わる迄の遅れ時間ｔdOUT
は、 ｔdOUT＝ｔON5 ＋ｔON4 （２３） ＝２．０１２ｎＳ となる。これより、図３に示す改良された高速型のＥＣ
Ｌ回路は、それまでの一般的なＥＣＬ回路（図４）に比
べ、遅れ時間ｔdOUTが小さくなっていることが分る。
３の入力信号が反転してから、ラッチ回路側のトランジ
スタＱ4 ，Ｑ5 がオン状態に遷移してそれまでの差動増
幅動作からラッチ動作に切り替わる迄の遅れ時間ｔdOUT
は、 ｔdOUT＝ｔON5 ＋ｔON4 （２３） ＝２．０１２ｎＳ となる。これより、図３に示す改良された高速型のＥＣ
Ｌ回路は、それまでの一般的なＥＣＬ回路（図４）に比
べ、遅れ時間ｔdOUTが小さくなっていることが分る。
【００１８】これまで述べた高速型ＥＣＬ回路のよう
に、電流切替えが行われるトランジスタＱ3 ，Ｑ5 に並
列に抵抗を設け、それらトランジスタがオフ状態にある
ときでもこれにカスケード接続されたトランジスタ
Ｑ2 ，Ｑ4 に微少電流が流れているようにすることによ
り、ＥＣＬ回路を高速化することができる。ここで、図
４に示す回路と図２に示す回路とは、ラッチ動作を行う
か行わないかという機能上の相違を持つものの、回路の
動作速度が決まるプロセスという観点からは、同一の回
路である。従って、上述した図３に示す高速化技術は、
これを図２に示すＥＣＬ回路に適用したときにも、同様
の作用効果を示すものと期待される。
に、電流切替えが行われるトランジスタＱ3 ，Ｑ5 に並
列に抵抗を設け、それらトランジスタがオフ状態にある
ときでもこれにカスケード接続されたトランジスタ
Ｑ2 ，Ｑ4 に微少電流が流れているようにすることによ
り、ＥＣＬ回路を高速化することができる。ここで、図
４に示す回路と図２に示す回路とは、ラッチ動作を行う
か行わないかという機能上の相違を持つものの、回路の
動作速度が決まるプロセスという観点からは、同一の回
路である。従って、上述した図３に示す高速化技術は、
これを図２に示すＥＣＬ回路に適用したときにも、同様
の作用効果を示すものと期待される。
【００１９】すなわち、図４に示す回路においては、電
流スイッチトランジスタＱ3 ，Ｑ5 のオン、オフ状態
が、入力端子２，３への入力信号の切替えによって、切
り替えられる。そしてその切替えの結果、例えばトラン
ジスタＱ5 がオフ状態からオン状態に遷移したものとす
ると、そのコレクタ電極に接続されている、オフ状態に
あるラッチトランジスタＱ2 （又は、トランジスタ
Ｑ4 ）のベース・エミッタ間容量の蓄積電荷が、オン状
態になったトランジスタＱ5 を通して放電される。差動
増幅動作からラッチ動作への移行に要する遅れ時間は、
トランジスタＱ5 がオフ状態からオン状態に遷移するの
に要する時間と、トランジスタＱ2 （同、トランジスタ
Ｑ4 ）のベース・エミッタ間に蓄積された電荷が放電さ
れるのに要する時間との和である。
流スイッチトランジスタＱ3 ，Ｑ5 のオン、オフ状態
が、入力端子２，３への入力信号の切替えによって、切
り替えられる。そしてその切替えの結果、例えばトラン
ジスタＱ5 がオフ状態からオン状態に遷移したものとす
ると、そのコレクタ電極に接続されている、オフ状態に
あるラッチトランジスタＱ2 （又は、トランジスタ
Ｑ4 ）のベース・エミッタ間容量の蓄積電荷が、オン状
態になったトランジスタＱ5 を通して放電される。差動
増幅動作からラッチ動作への移行に要する遅れ時間は、
トランジスタＱ5 がオフ状態からオン状態に遷移するの
に要する時間と、トランジスタＱ2 （同、トランジスタ
Ｑ4 ）のベース・エミッタ間に蓄積された電荷が放電さ
れるのに要する時間との和である。
【００２０】一方、図２に示す回路では、差動対のトラ
ンジスタＱ1 ，Ｑ6 のオン、オフ状態が、入力端子
８，９への入力信号の切替えによって、切り替えられ
る。そしてその切替えの結果、それ迄オフ状態にあった
差動対トランジスタＱ1 （又は、トランジスタＱ6 ）の
コレクタ電極に接続されている、オフ状態にあったカス
ケードランジスタＱ7 （又は、トランジスタＱ 8 ）は、
ベース・エミッタ間容量に蓄積されていた電荷がオン状
態になったトランジスＱ1 （同、トランジスタＱ6）を
通して放電され、オン状態に遷移する。図２に示す回路
で、入力信号の切替えから出力信号の切替えに要する時
間は、上記の差動対トランジスタＱ1 （同、トランジス
タＱ6 ）がオン状態に移る時間と、カスケードトランジ
スタＱ7 （同、トランジスタＱ 8 ）のベース・エミッタ
間に蓄積されていた電荷が放電されるのに要する時間と
の和である。
ンジスタＱ1 ，Ｑ6 のオン、オフ状態が、入力端子
８，９への入力信号の切替えによって、切り替えられ
る。そしてその切替えの結果、それ迄オフ状態にあった
差動対トランジスタＱ1 （又は、トランジスタＱ6 ）の
コレクタ電極に接続されている、オフ状態にあったカス
ケードランジスタＱ7 （又は、トランジスタＱ 8 ）は、
ベース・エミッタ間容量に蓄積されていた電荷がオン状
態になったトランジスＱ1 （同、トランジスタＱ6）を
通して放電され、オン状態に遷移する。図２に示す回路
で、入力信号の切替えから出力信号の切替えに要する時
間は、上記の差動対トランジスタＱ1 （同、トランジス
タＱ6 ）がオン状態に移る時間と、カスケードトランジ
スタＱ7 （同、トランジスタＱ 8 ）のベース・エミッタ
間に蓄積されていた電荷が放電されるのに要する時間と
の和である。
【００２１】つまり、図２に示す回路と図４に示す回路
とでは、図２中の差動対トランジスタＱ1 ，Ｑ6 と図４
中の電流スイッチトランジスタＱ3 ，Ｑ5 とが、オン、
オフ状態の切替えが入力信号により行われる（電流切替
え）という点で、それぞれ対応し、又、図２中のカスケ
ードトランジスタＱ7 ，Ｑ8 と図４中の差動対トランジ
スタＱ1 ，Ｑ6 およびラッチトランジスタＱ2 ，Ｑ4 と
が、上記電流切替えの結果オン状態になったトランジス
タを通して、ベース・エミッタの蓄積電荷が放電されて
オフ状態からオン状態に遷移する（蓄積電荷放電）とい
う点で、それぞれ対応することなる。そして、いずれの
回路においても、回路の動作速度は、上記電流切替え段
階での、トランジスタのオフ状態からオン状態への遷移
時間と、蓄積電荷放電段階での、オフ状態にあるトラン
ジスタのベース・エミッタ間蓄積電荷の放電時間との和
であるという点で、二つの回路は同一である。従って、
図４に示す回路に対する図３の高速化技術を図２に示す
回路に適用して、回路の高速化を計ることが可能であ
る。
とでは、図２中の差動対トランジスタＱ1 ，Ｑ6 と図４
中の電流スイッチトランジスタＱ3 ，Ｑ5 とが、オン、
オフ状態の切替えが入力信号により行われる（電流切替
え）という点で、それぞれ対応し、又、図２中のカスケ
ードトランジスタＱ7 ，Ｑ8 と図４中の差動対トランジ
スタＱ1 ，Ｑ6 およびラッチトランジスタＱ2 ，Ｑ4 と
が、上記電流切替えの結果オン状態になったトランジス
タを通して、ベース・エミッタの蓄積電荷が放電されて
オフ状態からオン状態に遷移する（蓄積電荷放電）とい
う点で、それぞれ対応することなる。そして、いずれの
回路においても、回路の動作速度は、上記電流切替え段
階での、トランジスタのオフ状態からオン状態への遷移
時間と、蓄積電荷放電段階での、オフ状態にあるトラン
ジスタのベース・エミッタ間蓄積電荷の放電時間との和
であるという点で、二つの回路は同一である。従って、
図４に示す回路に対する図３の高速化技術を図２に示す
回路に適用して、回路の高速化を計ることが可能であ
る。
【００２２】
【発明が解決しようとする課題】上述したように、図３
に示す高速型のＥＣＬ回路は、抵抗Ｒ3 ，Ｒ4 がない回
路（図４）に比べ、遅れ時間ｔdOUTを小さくできるとい
う長所を持つ。しかし、以下に示す欠点も合せ持ってい
る。すなわち、遅れ時間ｔdOUTが比較的大きな温度特性
を持つ点である。この遅れ時間における温度特性は、ト
ランジスタＱ4 ，Ｑ5 に流れる電流値が抵抗Ｒ3 ，Ｒ4
の温度係数により、変化してしまうことに起因する。以
下に、その説明を行う。
に示す高速型のＥＣＬ回路は、抵抗Ｒ3 ，Ｒ4 がない回
路（図４）に比べ、遅れ時間ｔdOUTを小さくできるとい
う長所を持つ。しかし、以下に示す欠点も合せ持ってい
る。すなわち、遅れ時間ｔdOUTが比較的大きな温度特性
を持つ点である。この遅れ時間における温度特性は、ト
ランジスタＱ4 ，Ｑ5 に流れる電流値が抵抗Ｒ3 ，Ｒ4
の温度係数により、変化してしまうことに起因する。以
下に、その説明を行う。
【００２３】常温におけるトランジスタＱ4 の遅れ時間
ｔON4 ，トランジスタＱ5 の遅れ時間ｔON5 および出力
端子での遅れ時間ｔdOUTはそれぞれ、上述の通り、 ｔON4 ＝０．３９１ｎＳ ｔON5 ＝１．６２１ｎＳ ｔdOUT＝ｔON4 ＋ｔON5 ＝２．０１２ｎＳ である。
ｔON4 ，トランジスタＱ5 の遅れ時間ｔON5 および出力
端子での遅れ時間ｔdOUTはそれぞれ、上述の通り、 ｔON4 ＝０．３９１ｎＳ ｔON5 ＝１．６２１ｎＳ ｔdOUT＝ｔON4 ＋ｔON5 ＝２．０１２ｎＳ である。
【００２４】次に、温度特性を考えるものとして、回路
のジャンクション温度Ｔj ＝１２５℃とすると、以下の
ようになる。すなわち、いま定電流源６の電流値Ｉ0 は
温度変化しないものとする。又、抵抗Ｒ3 ，Ｒ4 の温度
係数を例えば−３０００ｐｐｍ／℃とすると、温度Ｔj
＝１２５℃での抵抗Ｒ3 ，Ｒ4 の抵抗値の変化の割合
は、常温での抵抗値に対し、 Ｒ3(125)／Ｒ3(25) ＝Ｒ4(125)／Ｒ4(25) ＝｛１−３０００×１０-6×（１２５−２５）｝＝０．７ （２３） である。従って、温度Ｔj ＝１２５℃での放電電流Ｉ
dis4(125) は、抵抗Ｒ4 に流れる電流ＩR4(125) が式
（６）で示される常温での電流値ＩR4(25)に対し１／
０．７倍になるので、 Ｉdis4(125) ＝Ｉ0 −ＩR4(25)／０．７ （２４） ＝１１１．４μＡ （２５） となる。よって、温度Ｔj ＝１２５℃での遅れ時間ｔ
ON4(125)は、式（１２）より、 ｔON4(125)＝０．４２２ｎＳ （２６） となる。
のジャンクション温度Ｔj ＝１２５℃とすると、以下の
ようになる。すなわち、いま定電流源６の電流値Ｉ0 は
温度変化しないものとする。又、抵抗Ｒ3 ，Ｒ4 の温度
係数を例えば−３０００ｐｐｍ／℃とすると、温度Ｔj
＝１２５℃での抵抗Ｒ3 ，Ｒ4 の抵抗値の変化の割合
は、常温での抵抗値に対し、 Ｒ3(125)／Ｒ3(25) ＝Ｒ4(125)／Ｒ4(25) ＝｛１−３０００×１０-6×（１２５−２５）｝＝０．７ （２３） である。従って、温度Ｔj ＝１２５℃での放電電流Ｉ
dis4(125) は、抵抗Ｒ4 に流れる電流ＩR4(125) が式
（６）で示される常温での電流値ＩR4(25)に対し１／
０．７倍になるので、 Ｉdis4(125) ＝Ｉ0 −ＩR4(25)／０．７ （２４） ＝１１１．４μＡ （２５） となる。よって、温度Ｔj ＝１２５℃での遅れ時間ｔ
ON4(125)は、式（１２）より、 ｔON4(125)＝０．４２２ｎＳ （２６） となる。
【００２５】次に、温度Ｔj ＝１２５℃でのトランジス
タＱ5 の遅れ時間ｔON5(125)を考える。トランジスタＱ
5 の温度Ｔj ＝１２５℃でのコレクタ電流Ｉ
C5(125) は、 ＩC5(125) ＝Ｉ0(125)−ＩR3(125) −ＩR4(125) （２７） である。ここで、定電流源６の電流値Ｉ0(125)は温度変
化せず１４０μＡ一定であるのに対し、抵抗Ｒ3 ，Ｒ4
の電流値ＩR3(125) ，ＩR4(125) は抵抗体の温度特性に
より、上述のような影響を受ける。これにより、 ＩC5(125) ＝Ｉ0(125)−ＩR3(25)／０．７−ＩR4(25)／０．７ （２８） ＝８２．８μＡ （２９） に減る。又、トランジスタＱ5 のエミッタ内部抵抗ｒ
e5(125) も温度特性によって変化し、 ｒe5(125) ＝４１６．６Ω （３０） に上昇する。よって、温度Ｔj ＝１２５℃におけるトラ
ンジスタＱ5 での遅れ時間ｔON5(125)は、式（１８）に
これ迄に得た値を代入して、 ｔON5(125)＝２．６１８ｎＳ （３１） となる。
タＱ5 の遅れ時間ｔON5(125)を考える。トランジスタＱ
5 の温度Ｔj ＝１２５℃でのコレクタ電流Ｉ
C5(125) は、 ＩC5(125) ＝Ｉ0(125)−ＩR3(125) −ＩR4(125) （２７） である。ここで、定電流源６の電流値Ｉ0(125)は温度変
化せず１４０μＡ一定であるのに対し、抵抗Ｒ3 ，Ｒ4
の電流値ＩR3(125) ，ＩR4(125) は抵抗体の温度特性に
より、上述のような影響を受ける。これにより、 ＩC5(125) ＝Ｉ0(125)−ＩR3(25)／０．７−ＩR4(25)／０．７ （２８） ＝８２．８μＡ （２９） に減る。又、トランジスタＱ5 のエミッタ内部抵抗ｒ
e5(125) も温度特性によって変化し、 ｒe5(125) ＝４１６．６Ω （３０） に上昇する。よって、温度Ｔj ＝１２５℃におけるトラ
ンジスタＱ5 での遅れ時間ｔON5(125)は、式（１８）に
これ迄に得た値を代入して、 ｔON5(125)＝２．６１８ｎＳ （３１） となる。
【００２６】これまでの議論から、温度Ｔj ＝１２５℃
での遅れ時間ｔdOUT(125) は、ｔdOUT(125)＝ｔ
ON4(125)＋ｔ ON5(125) ＝３．０４０ｎＳとなって、温度
１２５℃での出力端子の遅れ時間ｔdOUT(125)は常温２
５℃での遅れ時間ｔdOUT(25)（＝２．０１２ｎＳ）に比
べ、５０％以上も遅くなってしまうことが分る。このよ
うな回路の温度上昇に伴う遅れ時間の悪化は、温度上昇
による抵抗値Ｒ 3 、Ｒ 4 の低下とそれによるトランジス
タＱ 5 のコレクタ電流の減少、放電電流の減少、トラン
ジスタＱ 5 のエミッタ内部抵抗ｒ e5 の増大によるもの
であるので、図２に示す回路に、図３に示す回路の高速
化技術を適用した回路においても、同様に生じる。
での遅れ時間ｔdOUT(125) は、ｔdOUT(125)＝ｔ
ON4(125)＋ｔ ON5(125) ＝３．０４０ｎＳとなって、温度
１２５℃での出力端子の遅れ時間ｔdOUT(125)は常温２
５℃での遅れ時間ｔdOUT(25)（＝２．０１２ｎＳ）に比
べ、５０％以上も遅くなってしまうことが分る。このよ
うな回路の温度上昇に伴う遅れ時間の悪化は、温度上昇
による抵抗値Ｒ 3 、Ｒ 4 の低下とそれによるトランジス
タＱ 5 のコレクタ電流の減少、放電電流の減少、トラン
ジスタＱ 5 のエミッタ内部抵抗ｒ e5 の増大によるもの
であるので、図２に示す回路に、図３に示す回路の高速
化技術を適用した回路においても、同様に生じる。
【００２７】
【課題を解決するための手段】本発明のＥＣＬ回路は、
差動増幅回路の出力抵抗とトランジスタのコレクタ電極
との間にカスケード接続のトランジスタを挿入したＥＣ
Ｌ回路において、前記差動増幅回路の差動トランジスタ
対を第１の差動トランジスタ対とし、エミッタ電極が前
記第１の差動トランジスタ対と共通接続された第２の差
動トランジスタ対を設け、その第２の差動トランジスタ
対のコレクタ電極各各を前記第１の差動トランジスタ対
の逆相となるコレク電極各各に接続すると共に、前記第
２の差動トランジスタ対のエミッタ面積を前記第１の差
動トランジスタ対のエミッタ面積よりも小さくしたこと
を特徴とする。
差動増幅回路の出力抵抗とトランジスタのコレクタ電極
との間にカスケード接続のトランジスタを挿入したＥＣ
Ｌ回路において、前記差動増幅回路の差動トランジスタ
対を第１の差動トランジスタ対とし、エミッタ電極が前
記第１の差動トランジスタ対と共通接続された第２の差
動トランジスタ対を設け、その第２の差動トランジスタ
対のコレクタ電極各各を前記第１の差動トランジスタ対
の逆相となるコレク電極各各に接続すると共に、前記第
２の差動トランジスタ対のエミッタ面積を前記第１の差
動トランジスタ対のエミッタ面積よりも小さくしたこと
を特徴とする。
【００２８】
【発明の実施の形態】次に本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるＥＣＬ回路の回路図である。図１を参照し
て、図３に示すＥＣＬ回路と同一条件にするため、トラ
ンジスタＱ8 のコレクタ接合容量ＣBE8を放電する電流
Ｉdis8を１２０μＡに設定する。電源電圧ＶCC＝５Ｖ、
バイアス電源７の電圧Ｖ7 ＝１．５Ｖ一定として、本実
施形態の動作速度を計算する。
て、図面を参照して説明する。図１は、本発明の一実施
の形態によるＥＣＬ回路の回路図である。図１を参照し
て、図３に示すＥＣＬ回路と同一条件にするため、トラ
ンジスタＱ8 のコレクタ接合容量ＣBE8を放電する電流
Ｉdis8を１２０μＡに設定する。電源電圧ＶCC＝５Ｖ、
バイアス電源７の電圧Ｖ7 ＝１．５Ｖ一定として、本実
施形態の動作速度を計算する。
【００２９】一般に、トランジスタＱ6 のコレクタ電流
ＩC6とトランジスタＱ10のコレクタ電流ＩC10 との比
は、エミッタ面積の比のみによって決る。すなわち、そ
れぞれのトランジスタのエミッタ面積をＡE6，ＡE10 と
して、 ＩC6：ＩC10 ＝ＡE6：ＡE10 （３３） である。従って、 Ｉ0 ＝ＩC6＋ＩC10 ＝１４０μＡ （３４） において、ＡE6：ＡE10 ＝６：１とすると、 ＩC6＝１２０μＡ （３５） ＩC10 ＝２０μＡ （３６） となる。
ＩC6とトランジスタＱ10のコレクタ電流ＩC10 との比
は、エミッタ面積の比のみによって決る。すなわち、そ
れぞれのトランジスタのエミッタ面積をＡE6，ＡE10 と
して、 ＩC6：ＩC10 ＝ＡE6：ＡE10 （３３） である。従って、 Ｉ0 ＝ＩC6＋ＩC10 ＝１４０μＡ （３４） において、ＡE6：ＡE10 ＝６：１とすると、 ＩC6＝１２０μＡ （３５） ＩC10 ＝２０μＡ （３６） となる。
【００３０】トランジスタＱ8 での遅れ時間ｔON8 は、
式（１２）より、ｔON8 ＝ＣBE8 ・ΔＶBE8 ／Ｉdis8t2
で表される。時刻ｔ1 において、入力端子２の電圧Ｖ2
＝Ｌレベル、入力端子３の電圧Ｖ3 ＝Ｈレベルであると
すると、式（１４）より、 ＶBE8t1 ＝０．７２０Ｖ である。同様にして、時刻ｔ2 において、入力端子２の
電圧Ｖ2 ＝Ｈレベル、入力端子３の電圧Ｖ3 ＝Ｌレベル
であるとすると、 ＶBE8t2 ＝０．６７３Ｖ となる。従って、式（１３）より、 ΔＶBE8 ＝０．０４７Ｖ となる。
式（１２）より、ｔON8 ＝ＣBE8 ・ΔＶBE8 ／Ｉdis8t2
で表される。時刻ｔ1 において、入力端子２の電圧Ｖ2
＝Ｌレベル、入力端子３の電圧Ｖ3 ＝Ｈレベルであると
すると、式（１４）より、 ＶBE8t1 ＝０．７２０Ｖ である。同様にして、時刻ｔ2 において、入力端子２の
電圧Ｖ2 ＝Ｈレベル、入力端子３の電圧Ｖ3 ＝Ｌレベル
であるとすると、 ＶBE8t2 ＝０．６７３Ｖ となる。従って、式（１３）より、 ΔＶBE8 ＝０．０４７Ｖ となる。
【００３１】又、Ｉdis8＝１２０μＡであるから、常温
におけるトランジスタＱ8 での遅れ時間ｔON8 は、式
（１２）より、 ｔON8 ＝０．３９１ｎＳ である。
におけるトランジスタＱ8 での遅れ時間ｔON8 は、式
（１２）より、 ｔON8 ＝０．３９１ｎＳ である。
【００３２】これ迄の議論で、本実施の形態におけるト
ランジスタＱ8 での遅れ時間ｔON8は、図３に示す従来
の高速型の回路におけると同等であることが分る。
ランジスタＱ8 での遅れ時間ｔON8は、図３に示す従来
の高速型の回路におけると同等であることが分る。
【００３３】次に、差動増幅回路を構成するトランジス
タＱ6 での遅れ時間ｔON6 を、従来のＥＣＬ回路におけ
る同様にして、求める。入力端子２がＬレベル、入力端
子３がＨレベルのとき、定電流源６の定電流Ｉ0 は、 Ｉ0 ＝ＩC6＋ＩC10 （３８） で表される。
タＱ6 での遅れ時間ｔON6 を、従来のＥＣＬ回路におけ
る同様にして、求める。入力端子２がＬレベル、入力端
子３がＨレベルのとき、定電流源６の定電流Ｉ0 は、 Ｉ0 ＝ＩC6＋ＩC10 （３８） で表される。
【００３４】そこで、トランジスタＱ6 での遅れ時間ｔ
ON6 を考える。ここに、式（３５）で得られたＩC6＝１
２０μＡを代入すると、常温でのトランジスタＱ6 のエ
ミッタ内部抵抗ｒe6として、ｒe6＝２１５．６Ωを得
る。また、トランジスタＱ6 のベース・エミッタ接合容
量ＣBE6 ＝１ｐＦとすると、トランジスタＱ6 での遅れ
時間ｔON6 は、式（１８）より、 ｔON6 ＝１．３５５ｎＳ （３９） を得る。
ON6 を考える。ここに、式（３５）で得られたＩC6＝１
２０μＡを代入すると、常温でのトランジスタＱ6 のエ
ミッタ内部抵抗ｒe6として、ｒe6＝２１５．６Ωを得
る。また、トランジスタＱ6 のベース・エミッタ接合容
量ＣBE6 ＝１ｐＦとすると、トランジスタＱ6 での遅れ
時間ｔON6 は、式（１８）より、 ｔON6 ＝１．３５５ｎＳ （３９） を得る。
【００３５】以上より、常温における出力端子４，子５
での遅れ時間ｔdOUTは、図３に示す従来の高速型ＥＣＬ
回路におけると同様に、 ｔdOUT＝ｔON8 ＋ｔON6 ＝１．７４６ｎＳ となる。
での遅れ時間ｔdOUTは、図３に示す従来の高速型ＥＣＬ
回路におけると同様に、 ｔdOUT＝ｔON8 ＋ｔON6 ＝１．７４６ｎＳ となる。
【００３６】本実施の形態では、定電流源６の電流をＩ
0 ＝１４０μＡと従来の回路と同じ条件にしたとき、遅
れ時間ｔdOUTは、｛（２．０１２−１．７４６）／２．
０１２｝×１００＝１３．２％小さくなっている。換言
すれば、図３に示す従来のＥＣＬ回路と同じ遅れ時間ｔ
dOUTにするのであれば、定電流源電流Ｉ0 を１３．２％
少くでき、低消費電力化を図れる。これは、図３に示す
従来のＥＣＬ回路では、ラッチ動作を行わせるために電
流経路を三つの電流に分割せざるを得ないのに対し、本
発明では二つの経路に分割するだけですむからである。
つまり、同じ能力の定電流源を備えているとして、本発
明の方が機能が少い分効率的に電流を流すことができ
て、高速度化される。換言すれば、低消費電力化され
る。
0 ＝１４０μＡと従来の回路と同じ条件にしたとき、遅
れ時間ｔdOUTは、｛（２．０１２−１．７４６）／２．
０１２｝×１００＝１３．２％小さくなっている。換言
すれば、図３に示す従来のＥＣＬ回路と同じ遅れ時間ｔ
dOUTにするのであれば、定電流源電流Ｉ0 を１３．２％
少くでき、低消費電力化を図れる。これは、図３に示す
従来のＥＣＬ回路では、ラッチ動作を行わせるために電
流経路を三つの電流に分割せざるを得ないのに対し、本
発明では二つの経路に分割するだけですむからである。
つまり、同じ能力の定電流源を備えているとして、本発
明の方が機能が少い分効率的に電流を流すことができ
て、高速度化される。換言すれば、低消費電力化され
る。
【００３７】次に、本実施の形態において、温度変化に
よる動作速度の変化を考察する。図１において、ジャン
クション温度Ｔj ＝１２５℃とする。このとき、 Ｉ0(125)＝ＩC6(125) ＋ＩC10(125) （４０） である。
よる動作速度の変化を考察する。図１において、ジャン
クション温度Ｔj ＝１２５℃とする。このとき、 Ｉ0(125)＝ＩC6(125) ＋ＩC10(125) （４０） である。
【００３８】ここで、定電流源電流Ｉ0 には温度変化が
ないものとし、１４０μＡ一定であるとする。すると、 ＩC6(125) ＝１２０μＡ （４１） と、温度に拘らず一定となる。したがってトランジスタ
Ｑ6 のエミッタ内部抵抗ｒe6の温度特性のみが作用す
る。温度Ｔj ＝１２５℃におけるトランジスタＱ6での
遅れ時間ｔON6(125)は、式（１８）より、ｔON6(125)＝
１．８０６ｎＳとなる。
ないものとし、１４０μＡ一定であるとする。すると、 ＩC6(125) ＝１２０μＡ （４１） と、温度に拘らず一定となる。したがってトランジスタ
Ｑ6 のエミッタ内部抵抗ｒe6の温度特性のみが作用す
る。温度Ｔj ＝１２５℃におけるトランジスタＱ6での
遅れ時間ｔON6(125)は、式（１８）より、ｔON6(125)＝
１．８０６ｎＳとなる。
【００３９】又、トランジスタＱ8 に流れる電流は、式
（４１）より温度による変化を持たないので、温度Ｔj
＝１２５℃のときも、 ｔON8(125)＝０．３９１ｎＳ （４２） となる。
（４１）より温度による変化を持たないので、温度Ｔj
＝１２５℃のときも、 ｔON8(125)＝０．３９１ｎＳ （４２） となる。
【００４０】以上の結果、温度１２５℃における遅れ時
間ｔdOUT(125) は、 ｔdOUT(125) ＝ｔON6(125)＋ｔON8(125)＝１．８０６＋
０．３９１＝２．１９７ｎＳとなる。
間ｔdOUT(125) は、 ｔdOUT(125) ＝ｔON6(125)＋ｔON8(125)＝１．８０６＋
０．３９１＝２．１９７ｎＳとなる。
【００４１】これ迄の議論により、常温のときと温度Ｔ
j ＝１２５℃のときとで、遅れ時間の変化の割合は、従
来のＥＣＬ回路と本実施の形態の回路とでそれぞれ、表
１のようになる。
j ＝１２５℃のときとで、遅れ時間の変化の割合は、従
来のＥＣＬ回路と本実施の形態の回路とでそれぞれ、表
１のようになる。
【００４２】
【表１】
【００４３】表１を参照すると、微少電流経路をトトラ
ンジスタＱ9 ，Ｑ10で構成している本実施の形態の回路
の方が、抵抗Ｒ3 ，Ｒ4 （図４参照）で構成している従
来のＥＣＬ回路より、温度変化による遅れ時間の変化が
小さいことが、分る。
ンジスタＱ9 ，Ｑ10で構成している本実施の形態の回路
の方が、抵抗Ｒ3 ，Ｒ4 （図４参照）で構成している従
来のＥＣＬ回路より、温度変化による遅れ時間の変化が
小さいことが、分る。
【００４４】本実施の形態では、微小電流を流すのに、
温度によってその絶対値が変ってしまう抵抗素子を使わ
ずに、トランジスタを用いている。エミッタ面積を違え
た二種類のトランジスタを組み合せることにより常時微
小電流を流しているので、電流値はエミッタ面積によっ
てのみ決定される。このように構成すると、温度変化が
あっても一つの回路内のトランジスタは同じ温度変化を
するので、温度によるトランジスタＱ6 のコレクタ電流
ＩC6の変化は無い。従って、温度による遅延の変化は、
微少電流経路を抵抗で構成する場合に比べ、非常に小さ
い。
温度によってその絶対値が変ってしまう抵抗素子を使わ
ずに、トランジスタを用いている。エミッタ面積を違え
た二種類のトランジスタを組み合せることにより常時微
小電流を流しているので、電流値はエミッタ面積によっ
てのみ決定される。このように構成すると、温度変化が
あっても一つの回路内のトランジスタは同じ温度変化を
するので、温度によるトランジスタＱ6 のコレクタ電流
ＩC6の変化は無い。従って、温度による遅延の変化は、
微少電流経路を抵抗で構成する場合に比べ、非常に小さ
い。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
温度による動作速度の低下が、従来のＥＣＬ回路に比べ
て非常に小さいＥＣＬ回路を提供できる。
温度による動作速度の低下が、従来のＥＣＬ回路に比べ
て非常に小さいＥＣＬ回路を提供できる。
【図１】本発明の一実施の形態によるＥＣＬ回路の回路
図である。
図である。
【図２】従来の技術によるＥＣＬ回路の一例の回路図で
ある。
ある。
【図３】従来の技術によるＥＣＬ回路の他の例の回路図
である。
である。
【図４】従来の技術によるＥＣＬ回路の更に他の例の回
路図である。
路図である。
１ 電源端子 ２，３ 入力端子 ４，５ 出力端子 ６ 定電流源 ７ バイアス電源 ８，９ 入力端子 １０ グランド端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/086
Claims (2)
- 【請求項１】 差動増幅回路の各各の出力抵抗と差動対
をなす各各のトランジスタのコレクタ電極との間に個別
にカスケード接続のトランジスタを挿入し、各各のカス
ケード接続のトランジスタのベース電極に共通のバイア
ス電圧を与えるＥＣＬ回路において、差動増幅回路の差動対をなす各各のトランジスタに、エ
ミッタ面積が差動対をなすトランジスタより小なるトラ
ンジスタを、電流のバイパスをなすように並列に設け、 差動対をなすトランジスタ及び前記バイパスをなすトラ
ンジスタのベース電極に、外部からの入力信号を、差動
対をなすトランジスタどうしで互いに逆相であると共
に、差動対をなすトランジスタとバイパスをなすトラン
ジスタとで互いに逆相となるように入力する ことを特徴
とするＥＣＬ回路。 - 【請求項２】 第１乃至６のトランジスタから第１，第
３，第５及び第６のトランジスタを選び、前記第３，第
５のトランジスタ各各のエミッタ面積を同一とし、前記
第１，第６のトランジスタ各各のエミッタ面積を前記第
３，第５のトランジスタのエミッタ面積よりも小さい同
一の面積とすると共に、前記第１，第３，第５及び第６
のトランジスタのエミッタ電極を共通接続し、 前記第１，第３，第５及び第６のトランジスタの共通接
続されたエミッタ電極を、定電流源を介して、第１電位
の電源電位供給線に接続し、 前記第３のトランジスタのコレクタ電極と前記第６のト
ランジスタのコレクタ電極とを共通接続すると共に第２
のトランジスタのエミッタ電極に接続し、 前記第１のトランジスタのコレクタ電極と前記第５のト
ランジスタのコレクタ電極とを共通接続すると共に第４
のトランジスタのエミッタ電極に接続し、 前記第２のトランジスタのコレクタ電極を第１の抵抗素
子を介して第２電位の電源電位供給線に接続し、前記第
４のトランジスタのコレクタ電極を第２の抵抗素子を介
して前記第２電位の電源電位供給線に接続し、 前記第２のトランジスタのベース電極と前記第４のトラ
ンジスタのベース電極とを共通接続して、第３電位の電
源電位供給線に接続し、 前記第１のトランジスタのベース電極と前記第３のトラ
ンジスタのベース電極とを共通接続して、第１の入力端
子に接続すると共に、前記第５のトランジスタのベース
電極と前記第６のトランジスタのベース電極とを共通接
続して、第２の入力端子に接続し、 前記第２のトランジスタのコレクタ電極を第１の出力端
子に接続すると共に、前記第４のトランジスタのコレク
タ電極を第２の出力端子に接続したことを特徴とするＥ
ＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105598A JP2806874B2 (ja) | 1996-04-25 | 1996-04-25 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105598A JP2806874B2 (ja) | 1996-04-25 | 1996-04-25 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294068A JPH09294068A (ja) | 1997-11-11 |
| JP2806874B2 true JP2806874B2 (ja) | 1998-09-30 |
Family
ID=14411940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105598A Expired - Fee Related JP2806874B2 (ja) | 1996-04-25 | 1996-04-25 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344304A (ja) | 2001-05-15 | 2002-11-29 | Fujitsu Ltd | 差動アンプ回路および半導体集積回路装置 |
| EP1855380B1 (en) * | 2005-02-28 | 2013-10-02 | Fujitsu Ltd. | Current controlled oscillator |
-
1996
- 1996-04-25 JP JP8105598A patent/JP2806874B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09294068A (ja) | 1997-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05121973A (ja) | 増幅器 | |
| JP2758594B2 (ja) | チャージポンプ回路 | |
| WO1984002622A1 (en) | Comparator circuit having reduced input bias current | |
| CN113741610B (zh) | 一种基准电压电路及芯片 | |
| JP2909382B2 (ja) | 集積回路 | |
| JPH06268507A (ja) | 入力回路 | |
| JP2806874B2 (ja) | Ｅｃｌ回路 | |
| TW201214952A (en) | Differential amplifier | |
| EP1422588A1 (en) | Constant voltage power supply | |
| JP2000268309A (ja) | 書き込み電流駆動回路 | |
| JPH10126223A (ja) | モノリシックｍｏｓ−ｓｃ回路 | |
| JP3462952B2 (ja) | 中間電位発生回路 | |
| EP0435335B1 (en) | Transistor circuit and level converting circuit | |
| KR100218197B1 (ko) | 전류거울회로 | |
| JPS59178014A (ja) | 発振回路 | |
| JP2981279B2 (ja) | 入出力回路 | |
| JP2774120B2 (ja) | 増幅回路配置 | |
| JP3166681B2 (ja) | アクティブフィルタおよびアクティブフィルタ用集積回路 | |
| KR20000013815A (ko) | 적분기 입력회로 | |
| JP3113420B2 (ja) | Ｇｍ−Ｃフィルタ | |
| JP2956609B2 (ja) | バイポーラ・マルチプライヤ | |
| JPH09116349A (ja) | 演算増幅器 | |
| JP2737729B2 (ja) | Ｅｃｌ回路 | |
| JPH07105710B2 (ja) | 論理回路 | |
| JPH09307379A (ja) | Ａｇｃ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980623 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070724 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090724 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100724 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110724 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |