JP2803297B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2803297B2 JP2803297B2 JP2054092A JP5409290A JP2803297B2 JP 2803297 B2 JP2803297 B2 JP 2803297B2 JP 2054092 A JP2054092 A JP 2054092A JP 5409290 A JP5409290 A JP 5409290A JP 2803297 B2 JP2803297 B2 JP 2803297B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- opening
- semiconductor device
- nitride film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に複数個の
半導体素子を配線する電極配線の形成方法に関する。
半導体素子を配線する電極配線の形成方法に関する。
〔従来の技術〕 従来、この種の半導体装置の製造方法では、半導体素
子を配線する配線金属と半導体基板との間の相互拡散を
防止する金属層、いわゆるバリアメタル層として高融点
金属の窒化膜を反応性スパッタリング法により形成して
いた。
子を配線する配線金属と半導体基板との間の相互拡散を
防止する金属層、いわゆるバリアメタル層として高融点
金属の窒化膜を反応性スパッタリング法により形成して
いた。
従来の技術の一例として、窒化チタニウム膜をバリア
メタルとして用いた時の、基本的な部分の製造方法を第
５図を用いて説明する。
メタルとして用いた時の、基本的な部分の製造方法を第
５図を用いて説明する。
まず第５図（ａ）に示すように、複数個の半導体素子
が形成されたシリコン基板１上を覆うシリコン酸化膜２
を形成したのち、所望の位置にシリコン基板１に達する
開口部10を形成する。
が形成されたシリコン基板１上を覆うシリコン酸化膜２
を形成したのち、所望の位置にシリコン基板１に達する
開口部10を形成する。
次に第５図（ｂ）に示すように、アリゴンと窒素の混
合雰囲気中でチタニウムターゲットをスパッタリングす
る反応性スパッタリング法により、窒化チタニウム膜31
を100nm程度の厚さに形成する。
合雰囲気中でチタニウムターゲットをスパッタリングす
る反応性スパッタリング法により、窒化チタニウム膜31
を100nm程度の厚さに形成する。
さらに第５図（ｃ）に示すように、アルミニウム膜４
をスパッタリング法により1.0μｍ程度の厚さに形成
し、パターニングして電極配線を形成する。
をスパッタリング法により1.0μｍ程度の厚さに形成
し、パターニングして電極配線を形成する。
上述した従来の半導体装置の方法では第５図（ｂ）に
示すように、反応性スパッタリング法で形成した高融点
金属の窒化膜、すなわち窒化チタニウム膜31は、シリコ
ン酸化膜２の開口部10が微細化されてくると、開口部内
10に入りこむのが困難となり、バリアメタルとしての役
割をはたさなくなる。さらに開口部10に若干入りこんだ
としてもオーバハング形成となっており、その後形成す
るアルミニウム膜４等がさらに入りにくくなり、開口部
10での断線等が起こりやすいという欠点を有している。
示すように、反応性スパッタリング法で形成した高融点
金属の窒化膜、すなわち窒化チタニウム膜31は、シリコ
ン酸化膜２の開口部10が微細化されてくると、開口部内
10に入りこむのが困難となり、バリアメタルとしての役
割をはたさなくなる。さらに開口部10に若干入りこんだ
としてもオーバハング形成となっており、その後形成す
るアルミニウム膜４等がさらに入りにくくなり、開口部
10での断線等が起こりやすいという欠点を有している。
本発明の半導体装置の製造方法は、半導体基板上に形
成した絶緑膜に開口部を形成し、次で全面にバリア膜と
配線用の金属膜とを順次形成する半導体装置の製造方法
において、前記バリア膜として高融点金属の窒化膜をEC
RプラズマCVD法又はプラズマスパッタリング法により前
記開口部の側面を除いて形成するものである。
成した絶緑膜に開口部を形成し、次で全面にバリア膜と
配線用の金属膜とを順次形成する半導体装置の製造方法
において、前記バリア膜として高融点金属の窒化膜をEC
RプラズマCVD法又はプラズマスパッタリング法により前
記開口部の側面を除いて形成するものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための半導
体チップの断面図であり、ECRプラズマCVD法を用いた窒
化タングステンをシリコンとアルミニウム膜の間のバリ
アメタルとして用いた場合を示す。
体チップの断面図であり、ECRプラズマCVD法を用いた窒
化タングステンをシリコンとアルミニウム膜の間のバリ
アメタルとして用いた場合を示す。
まず第１図（ａ）に示すように、複数個の半導体素子
が形成されたシリコン基板１上にシリコン酸化膜２を形
成したのち、このシリコン酸化膜２の所望の位置に、シ
リコン基板１に達する開口部10を形成する。
が形成されたシリコン基板１上にシリコン酸化膜２を形
成したのち、このシリコン酸化膜２の所望の位置に、シ
リコン基板１に達する開口部10を形成する。
次に第１図（ｂ）に示すように、第２図に示すように
構成されたECRプラズマCVDを用い、第１のガス導入管22
から窒素と水素を、第２のガス導入管23から６弗化タン
グステンガスを導入し、0.1〜100mTorr程度の圧力に
て、全面に窒化タングステン膜３を10〜300nmの厚さに
形成する。
構成されたECRプラズマCVDを用い、第１のガス導入管22
から窒素と水素を、第２のガス導入管23から６弗化タン
グステンガスを導入し、0.1〜100mTorr程度の圧力に
て、全面に窒化タングステン膜３を10〜300nmの厚さに
形成する。
次に第１図（ｃ）に示すように、スパッタリング法に
より全面にアルミニウム膜４を0.3〜2.0μｍの厚さに形
成する。
より全面にアルミニウム膜４を0.3〜2.0μｍの厚さに形
成する。
次に第１図（ｄ）に示すように、通常のリソクラフィ
技術とドライエッチング技術を用い、アルミニウム膜４
と窒化タングステン膜３を所望の形状に加工して、アル
ミニウムからなる電極配線を形成する。
技術とドライエッチング技術を用い、アルミニウム膜４
と窒化タングステン膜３を所望の形状に加工して、アル
ミニウムからなる電極配線を形成する。
このように第１の実施例によれば、バリアメタルとし
ての窒化タングステン膜３をECRプラズマCVD法により形
成するため、開口部10の径が１μｍ以下の場合であって
も、段差被覆性よく開口部10の底面に十分な厚さの窒化
タングステン膜３を形成できる。
ての窒化タングステン膜３をECRプラズマCVD法により形
成するため、開口部10の径が１μｍ以下の場合であって
も、段差被覆性よく開口部10の底面に十分な厚さの窒化
タングステン膜３を形成できる。
第３図は本発明の第２の実施例を説明するための半導
体チップの断面図である。この第２の実施例では、シリ
コンとタングステン膜の間のバリアメタルとしてECRス
パッタリング法により形成した窒化チタニウム膜を用い
た場合である。
体チップの断面図である。この第２の実施例では、シリ
コンとタングステン膜の間のバリアメタルとしてECRス
パッタリング法により形成した窒化チタニウム膜を用い
た場合である。
まず第３図（ａ）に示すように、第１の実施例と同様
に、半導体素子が形成されたシリコン基板１上を覆うシ
リコン酸化膜２の所望の位置に、シリコン基板１に達す
る開口部10を形成する。
に、半導体素子が形成されたシリコン基板１上を覆うシ
リコン酸化膜２の所望の位置に、シリコン基板１に達す
る開口部10を形成する。
次に第３図（ｂ）に示すように、第４図に示すECRス
パッタリング装置を用い、ガス導入管22Aからアルゴン
と窒素を導入し、数mTorrの圧力にてチタニウムターゲ
ットをスパッタリングし、シリコン基板１上に窒化チタ
ニウム膜31を10〜300mnの厚さに形成する。
パッタリング装置を用い、ガス導入管22Aからアルゴン
と窒素を導入し、数mTorrの圧力にてチタニウムターゲ
ットをスパッタリングし、シリコン基板１上に窒化チタ
ニウム膜31を10〜300mnの厚さに形成する。
次に第３図（ｃ）に示すように、スパッタリング法に
よりタングステン膜32を0.2〜1.0μｍの厚さに形成す
る。
よりタングステン膜32を0.2〜1.0μｍの厚さに形成す
る。
次に第３図（ｄ）に示すように、通常のリングラフィ
技術とドライエッチング技術を用い、タングステン膜32
と窒化チタニウム膜31を所望の形状に加工して、第１の
電極配線であるタングステン配線を形成する。
技術とドライエッチング技術を用い、タングステン膜32
と窒化チタニウム膜31を所望の形状に加工して、第１の
電極配線であるタングステン配線を形成する。
この第２の実施例においても、窒化チタニウム膜31
は、ECRスパッタリング法により形成されるため、第１
の実施例と同様に、開口部10内に十分な厚さで形成され
る。
は、ECRスパッタリング法により形成されるため、第１
の実施例と同様に、開口部10内に十分な厚さで形成され
る。
以上発明したように本発明は、半導体素子間をつなぐ
電極配線金属膜の下層のバリア膜として高融点金属の窒
化膜をECRプラズマ法を用いて形成することにより、半
導体素子に達する開口部の径が１μｍ以下の微細な場合
にも開口部の底に十分な厚さのバリア膜が形成でき、半
導体基板と電極配線膜との反応を完全におさえることが
できるという効果がある。
電極配線金属膜の下層のバリア膜として高融点金属の窒
化膜をECRプラズマ法を用いて形成することにより、半
導体素子に達する開口部の径が１μｍ以下の微細な場合
にも開口部の底に十分な厚さのバリア膜が形成でき、半
導体基板と電極配線膜との反応を完全におさえることが
できるという効果がある。
さらに、開口部の側面にはほとんど高融点金属の窒化
膜は形成されないため、開口部の径は変化しない。従っ
て、開口部内にも容易に配線材を形成することが出来る
ため、断線の発生を抑制できるという効果もある。
膜は形成されないため、開口部の径は変化しない。従っ
て、開口部内にも容易に配線材を形成することが出来る
ため、断線の発生を抑制できるという効果もある。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図、第２図はECRプラズマCVD装置の構成
図、第３図は本発明の第２の実施例を説明するための半
導体チップの断面図、第４図はECRスパッタリング装置
の構成図、第５図は従来例を説明するための半導体チッ
プの断面図である。 １……シリコン基板、２……シリコン酸化膜、３……窒
化タングステン膜、４……アルミニウム膜、10……開口
部、31……窒化チタニウム、32……タングステン、21…
…導波管、22,22A……第１のガス導入管、23……第２の
ガス導入管、24……磁気コイル、25……プラズマ室、26
……試料室、27……基板、28……試料台、29……プラズ
マ流、41……チタニウムターゲット、50……スパッタ電
源。
チップの断面図、第２図はECRプラズマCVD装置の構成
図、第３図は本発明の第２の実施例を説明するための半
導体チップの断面図、第４図はECRスパッタリング装置
の構成図、第５図は従来例を説明するための半導体チッ
プの断面図である。 １……シリコン基板、２……シリコン酸化膜、３……窒
化タングステン膜、４……アルミニウム膜、10……開口
部、31……窒化チタニウム、32……タングステン、21…
…導波管、22,22A……第１のガス導入管、23……第２の
ガス導入管、24……磁気コイル、25……プラズマ室、26
……試料室、27……基板、28……試料台、29……プラズ
マ流、41……チタニウムターゲット、50……スパッタ電
源。
Claims (2)
- 【請求項１】半導体基板上に形成した絶緑膜に開口部を
形成し、次で全面にバリア膜と配線用の金属膜とを順次
形成する半導体装置の製造方法において、前記バリア膜
として高融点金属の窒化膜をECRプラズマ法により前記
開口部の側面を除いて形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】ECRプラズマ法は、ECRプラズマCVD法又はE
CRプラズマパッタリング法である特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054092A JP2803297B2 (ja) | 1990-03-05 | 1990-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2054092A JP2803297B2 (ja) | 1990-03-05 | 1990-03-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03255624A JPH03255624A (ja) | 1991-11-14 |
| JP2803297B2 true JP2803297B2 (ja) | 1998-09-24 |
Family
ID=12960982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2054092A Expired - Lifetime JP2803297B2 (ja) | 1990-03-05 | 1990-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803297B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000212749A (ja) * | 1999-01-22 | 2000-08-02 | Ulvac Japan Ltd | 薄膜形成装置、及び窒化タングステン薄膜製造方法 |
| US9938616B2 (en) * | 2014-07-29 | 2018-04-10 | Lam Research Corporation | Physical vapor deposition of low-stress nitrogen-doped tungsten films |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250468A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 薄膜のプラズマ気相成長方法 |
| JPS6295823A (ja) * | 1985-10-22 | 1987-05-02 | Sumitomo Electric Ind Ltd | 半導体集積回路の製造方法 |
| JPS645015A (en) * | 1987-06-26 | 1989-01-10 | Sharp Kk | Manufacture of integrated circuit element |
| JPH01181441A (ja) * | 1988-01-11 | 1989-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0293072A (ja) * | 1988-09-27 | 1990-04-03 | Sumitomo Metal Ind Ltd | 膜形成方法 |
-
1990
- 1990-03-05 JP JP2054092A patent/JP2803297B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03255624A (ja) | 1991-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3510942B2 (ja) | 半導体素子の配線形成方法 | |
| JPH0817930A (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
| US6268287B1 (en) | Polymerless metal hard mask etching | |
| US5933756A (en) | Fabrication process of a semiconductor device having a multilayered interconnection structure | |
| JP2773072B2 (ja) | 半導体素子の金属配線の形成方法 | |
| JP2803297B2 (ja) | 半導体装置の製造方法 | |
| US6333250B1 (en) | Method of forming gate electrode in semiconductor device | |
| JPH08195384A (ja) | 半導体装置の製造方法 | |
| JPS63224240A (ja) | 半導体集積回路装置 | |
| US6194294B1 (en) | Method of forming gate electrode in semiconductor device | |
| JPH1041389A (ja) | 半導体装置の製造方法 | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JPH04302432A (ja) | 半導体ウエハ基板 | |
| JPH06333886A (ja) | コンタクトホールの形成方法 | |
| JPH1065004A (ja) | 半導体装置における接続孔及びその形成方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| US6156618A (en) | Method for fabricating thin film resistor | |
| JP2747217B2 (ja) | 半導体装置の製造方法 | |
| JPH05129226A (ja) | 半導体装置の製造方法 | |
| JPH05166750A (ja) | 半導体装置の製造方法 | |
| JPH10223563A (ja) | 半導体装置の製造方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JP2984383B2 (ja) | 半導体装置の製造方法 | |
| JPH0645278A (ja) | 半導体装置の製造方法 | |
| JPH09321141A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |