JP2796270B2 - 導電性インクを使用した半導体パッケージ基板の製造方法 - Google Patents

導電性インクを使用した半導体パッケージ基板の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ用
基板の製造方法に関するもので、より詳細に説明する
と、導電性インクを利用してパターンを形成し、半導体
パッケージ用基板を製造する方法に関する技術である。
【０００２】
【従来の技術】一般的に半導体パッケージは、印刷回路
基板に所望するチップを装着したチップキャリヤーを実
装して製造され、この半導体パッケージに装着されるチ
ップキャリヤーには主にリードフレームが使用されてい
る。また、最近には機器の小型化によりリードフレーム
と印刷回路基板技術が接合されてリードフレームを使わ
ずにチップ部品を基板に直接装着できる表面実装技術が
活発に研究開発されており、このようにチップ部品を実
装した後、ワイヤポンディングする技術に関する研究が
活発に行われている。
【０００３】また、印刷回路基板及び表面実装用印刷回
路基板でのパターニングは、主にエッチング法を使用し
て行われる。しかし、このようなエッチング法は、質材
に高分子樹脂を積層した絶縁性素材に導体である銅箔を
メッキして積層板を製造し、ここに銅箔中に不必要な部
分を薬品で溶解除去して必要な導体パターンだけを残す
ことによって印刷回路基板を製造する方法である。
【０００４】このようなエッチング法は量産性がすぐれ
ているため半導体パッケージ用基板の製造に最も広汎使
用されている技術である。しかし、このようなエッチン
グ法は30余個以上の工程からなるので、施設設備費が多
く要求されるだけでなく、工程数が多くて生産原価が高
く廃水処理をしなければならない問題点もある。
【０００５】
【発明が解決しようとする課題】本発明は前記のような
従来技術の問題点を解決するために案出されたもので、
本発明の目的は、第一に基板に直接パターニングしてチ
ップが付着できる印刷回路基板を簡単に生産でき、制作
原価も低廉な半導体パッケージ用印刷回路基板の製造方
法を提供し、第二にワイヤボンディング時要求される印
刷回路の偏平性が優秀な半導体基板パッケージ用印刷回
路基板の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前述のような本発明の目
的を達成するために、本発明は、印刷基板を前処理する
前処理工程と前記印刷基板上に導電性インクで所望する
パターンを印刷するパターニング工程と、パターニング
された基板を硬化させる硬化工程と、硬化された基板を
Niメッキ工程、Auメッキ工程、外形加工する工程を含む
後処理工程と、硬化工程後または前記した後処理工程の
Niメッキ工程後コイニングするコイニング工程を含むリ
ードフレームなしでチップが装着できる半導体パッケー
ジ用基板の製造方法を提供する。
【０００７】前記の本発明に於いて、前記硬化工程は、
50ないし150 ℃で硬化する第一硬化工程と、第一硬化工
程で硬化された基板を100 ないし250 ℃で硬化する第二
硬化工程を含むのが好ましい。
【０００８】また、前記した本発明に於いて、前記した
コイニング工程は前記した第一硬化工程後または前記し
た第二硬化工程後に実施するのが好ましく、前記したコ
イニング工程は表面がテフロン化合物でコーティングさ
れたコイニングパンチを使用するのが好ましい。
【０００９】
【発明の実施の形態】前記した本発明でのように導電性
インクを使用して基板に印刷し、リードフレームが要ら
ない、すなわち表面実装が可能な半導体パッケージ用印
刷回路基板を制作する場合、従来の方法により半導体パ
ッケージ用印刷回路基板を制作する場合に比べて制作工
程が減少され、原価が節減できるだけでなく基板に直接
パターニングするようになるのでチップ部品が効果的に
付着できる。
【００１０】なお、本発明におけるように導電性インク
を使用してパターニングする場合、導電性インク内に金
属量子と樹脂及び溶媒を含むので、従来の方法によりた
だ金属だけでパターニングした場合のようには表面が細
かくできず、導電性溶液の粘性のためにパターニング後
屈曲ができてワイヤボンディングの時要求される偏平性
を確保できなくなる恐れがある。そこで、このような要
求を満足させるために、本発明では導電性インクをコイ
ニングする工程を採用している。
【００１１】本発明では、導電性インクの粗い表面を硬
化した後、またはNiメッキ後にコイニングパンチを使用
してコイニングして平滑にすることによって効果的にチ
ップを付着してワイヤボンディングが実施できるように
なる。
【００１２】本発明を図２の図面を参照にしてより詳細
に説明すると次の通りである。
【００１３】印刷基板にドリリングをしてスルーホール
やビア(via) その他所要のホールを作り、前処理の後に
印刷基板に金属成分で銅、銀、鉛などを含む導電性イン
クを使用してシルクスクリーン装置を利用して所望する
パターンを印刷して（回路の印刷）、一次硬化、二次硬
化した後、Niメッキ、Auメッキ、外形加工して半導体パ
ッケージ用印刷回路基板を製造する。
【００１４】この時、導電性インクの粗い表面を平滑に
するためのコイニングを、図３に概略的な断面図で図示
したように一次硬化後または二次硬化後実施する。また
は、図４で概略的な断面図で図示したように、Niメッキ
後コイニングパンチを使用して実施してもよい。
【００１５】図４に図示されているようにNiメッキ後コ
イニングする場合には、テフロンで塗布されたコイニン
グパンチを使用すれば導電性表面に異物質が付着するの
を防止できる。
【００１６】前記のように製造された所望するパターン
を印刷した印刷回路基板を中間検査した後、シルクスク
リーン装置を利用して半田付け部を印刷した後、接着剤
を塗布し、部品を搭載した後乾燥して加熱半田付けした
後、洗浄し、ポーティングして半導体パッケージを製造
する。
【００１７】以下、本発明の好ましい実施例及び比較例
を記載する。以下に述べる実施例は、本発明の理解を助
けるための本発明の好ましい態様を示すにすぎず、本発
明はこの実施例に限定されるものではない。
【００１８】実施例１ 大きさ６" ×６" 印刷基板を準備し、ドリリングをして
スルーホールその他所要のホールを作り、該印刷基板に
シルクスクリーン装置を利用して金属成分で銅を含む導
電性インクで所望するパタンを印刷し、一次硬化後コイ
ニングし、二次硬化してNiメッキ、Auメッキ、外形加工
して半導体パッケージ用印刷回路基板を製造した。
【００１９】前記のように製造された所望するパタンを
印刷した基板を中間検査した後、シルクスクリーン装置
を利用して半田付け部を印刷した後、接着剤を塗布し、
部品を搭載した後乾燥して加熱半田付けした後、洗浄及
びポーティングをして半導体パッケージを製造した。
【００２０】実施例２ 前記した実施例1)で、コイニングを一次硬化後ではなく
二次硬化後に実施した点を除いては前記した実施例1)と
実質的に同一に実施して半導体パッケージを製造した。
【００２１】実施例３ 前記した実施例1)で、コイニングを一次硬化後ではなく
Niメッキ後実施した点を除いては前記した実施例1)と実
質的に同一に実施して半導体パッケージを製造した。
【００２２】比較例 大きさ６" ×６" で高分子材料製の印刷用基板を準備
し、図１に示すようにドリリングをしてスルーホールや
ビアその他の所要のホールを作り、前記高分子材料製の
基板に化学銅メッキ及び電気銅メッキを実施することに
より、印刷用基板を銅でメッキした。２％炭酸ナトリウ
ム、アルコール、トリクレン混合物を使用して脱脂し、
水洗した後、再び10％塩酸水溶液を使用して１分間酸洗
した後、水洗し、研磨を実施した後、水洗して乾燥した
（前処理）。
【００２３】この乾燥された積層板に図１に示すように
ホトレジスト膜を形成し、50ないし60℃で40分間乾燥し
た後、所望するパターンを持つように制作したシルクス
クリーンを置いて２分間露光した後、現像液を利用して
現像して乾燥した。
【００２４】前記ホトレジストを現像した積層板上に半
田をメッキし、ホトレジストを剥離した後、30℃の塩化
第二鉄溶液を使用してエッチングを実施し、次いで半田
メッキを剥離した。
【００２５】このように製造された所望するパターンを
印刷した基板を中間検査した後、ソルダレジストを塗布
し、シルクスクリーン装置を配置して露光現像し、次い
でソルダレジストを部分的に除去した。そしてシルクス
クリーン装置を利用して必要なマーキングを実施し、必
要な端子部分をメッキした後、高温ソルダを利用してソ
ルダレジストが塗布されていない部分を全てソルダリン
グして半導体パッケージ用印刷回路基板を製造した。
【００２６】このように製造された印刷回路基板に部品
を挿入して乾燥した後、半田付けディッピングした後リ
ード線を切断し、洗浄及びポーティングをして半導体パ
ッケージを製造した。
【００２７】
【発明の効果】前記した本発明の実施例及び比較例から
わかるように、本発明の導電性インクを利用した半導体
パッケージ用基板の製造方法は、従来のエッチングを利
用した半導体パッケージ用基板の製造方法に比べて工程
が非常に単純なため、製造原価が低廉な優秀なパッケー
ジ用基板であることがわかる。
【図面の簡単な説明】
【図１】図１は、従来の半導体パッケージ用基板の製造
工程を概略的に現す工程図である。
【図２】図２は、本発明による半導体パッケージ用基板
の製造工程の一実施例を概略的に現す工程図である。
【図３】図３は、本発明による半導体パッケージ用基板
の製造工程中一次硬化または２次硬化後コイニング工程
を実施する場合のコイニング工程前後の基板の概略的な
断面図である。
【図４】図４は、本発明による半導体パッケージ用基板
の製造工程中Niメッキ工程後コイニング工程を実施する
場合のコイニング工程前後の基板の概略的な断面図であ
る。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に導電性インクを使用して所望す
    る回路パターンを持つ導電層を形成する工程と、 前記導電層を硬化する工程と、 次いで前記硬化された導電層をコイニングして前記導電
    層の表面を実質的に平滑にする工程と、 を順次含むことを特徴とする半導体パッケージ用基板の
    製造方法。
  2. 【請求項２】 前記硬化された導電層をメッキすること
    をさらに含むことを特徴とする請求１項記載の半導体パ
    ッケージ用基板の製造方法。
  3. 【請求項３】 前記硬化工程は、 前記導電層を50乃至150 ℃で硬化する第１硬化工程と、 前記硬化された導電層を100 乃至250 ℃で硬化する第２
    硬化工程を、 含むことを特徴とする請求項１記載の半導体パッケージ
    用基板の製造方法。
  4. 【請求項４】 前記コイニング工程は表面がテフロン化
    合物でコーティングされたコイニングパンチを使って実
    施することを特徴とする請求項１記載の半導体パッケー
    ジ用基板の製造方法。
  5. 【請求項５】 前記コイニング工程は前記メッキ工程後
    に実施することを特徴とする請求項２記載の半導体パッ
    ケージ用基板の製造方法。
  6. 【請求項６】 前記コイニング工程は前記第１硬化工程
    後に実施することを特徴とする請求項３記載の半導体パ
    ッケージ用基板の製造方法。
  7. 【請求項７】 前記コイニング工程は前記第２工程後に
    実施することを特徴とする請求項３記載の半導体パッケ
    ージ用基板の製造方法。
JP8047153A 1995-08-11 1996-03-05 導電性インクを使用した半導体パッケージ基板の製造方法 Expired - Fee Related JP2796270B2 (ja)

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JPH0955451A JPH0955451A (ja) 1997-02-25
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