JP2762612B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP2762612B2 JP2762612B2 JP1251288A JP25128889A JP2762612B2 JP 2762612 B2 JP2762612 B2 JP 2762612B2 JP 1251288 A JP1251288 A JP 1251288A JP 25128889 A JP25128889 A JP 25128889A JP 2762612 B2 JP2762612 B2 JP 2762612B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Selective Calling Equipment (AREA)
- Analogue/Digital Conversion (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の信号処理機能ブロックと、各信号処
理機能ブロックを状態監視又は制御する中央処理ブロッ
クを具備する信号処理装置に関する。
理機能ブロックを状態監視又は制御する中央処理ブロッ
クを具備する信号処理装置に関する。
［従来の技術］ 個別に信号を行なう複数の機能ブロックを設け、１つ
の中央処理装置が各機能ブロックの状態を監視し、各機
能ブロックを制御するように構成した従来の信号処理装
置では、第２図に示すように、１つの中央処理装置10
と、ｎ個の機能ブロック12,14との間に、共通のアドレ
ス・バス16、コントロール・バス18及びデータ・バス20
を接続し、これらのバス16,18,20を介して、各機能ブロ
ック12,14のコントロール信号、被センス信号等を伝送
するようにしていた。
の中央処理装置が各機能ブロックの状態を監視し、各機
能ブロックを制御するように構成した従来の信号処理装
置では、第２図に示すように、１つの中央処理装置10
と、ｎ個の機能ブロック12,14との間に、共通のアドレ
ス・バス16、コントロール・バス18及びデータ・バス20
を接続し、これらのバス16,18,20を介して、各機能ブロ
ック12,14のコントロール信号、被センス信号等を伝送
するようにしていた。
第３図は、第２図に示す従来例の機能モジュール12,1
4の、バス16,18,20に接続する入出口回路部分の構成ブ
ロック図を示す。アドレス・デコーダ22はアドレス・バ
ス16上のアドレス信号及びコントロール・バス18上のコ
ントロール信号により、自身に対するコントロール信号
がデータ・バス20上にあることを検出すると、双方向バ
ッファ24を介してデータ・バス20上のディジタル・コン
トロール信号を取り込み、また、制御信号22AによりD/A
変換器26を活動状態にする。これにより、アナログ・コ
ントロール信号を得られる。28はアナログ・アンプであ
る。また、被センス信号はアナログ・アンプ30で増幅さ
れ、A/D変換器32によりディジタル化され、双方向バッ
ファ24を介してデータ・バス20に送出される。
4の、バス16,18,20に接続する入出口回路部分の構成ブ
ロック図を示す。アドレス・デコーダ22はアドレス・バ
ス16上のアドレス信号及びコントロール・バス18上のコ
ントロール信号により、自身に対するコントロール信号
がデータ・バス20上にあることを検出すると、双方向バ
ッファ24を介してデータ・バス20上のディジタル・コン
トロール信号を取り込み、また、制御信号22AによりD/A
変換器26を活動状態にする。これにより、アナログ・コ
ントロール信号を得られる。28はアナログ・アンプであ
る。また、被センス信号はアナログ・アンプ30で増幅さ
れ、A/D変換器32によりディジタル化され、双方向バッ
ファ24を介してデータ・バス20に送出される。
第４図は従来例の別の構成ブロック図を示す。中央処
理装置34と、ｎ個の機能ブロック36,38とは、第２図の
場合と同様に、アドレス・バス40、コントロール・バス
42及びデータ・バス44を介して接続している。この従来
例ではこの他に、各機能ブロック36,38に１本のアナロ
グ・コントロール線46−１〜46−ｎ、及び１本のアナロ
グ・センス線48−１〜48−ｎを配分してあり、これらを
スイッチ50,52で選択するようにしている。即ち、中央
処理装置34が特定の機能ブロック（例えば＃ｋ）にコン
トロール信号を送信したい場合、スイッチ50をその機能
ブロックのアナログ・コントロール線46−ｋに接続し、
ディジタル・コントロール信号をD/A変換器54に出力す
る。D/A変換器54はディジタル・コントロール信号をア
ナログ化し、アナログ・コントロール信号が、スイッチ
50及びアナログ・コントロール線46−ｋを介して機能ブ
ロック＃ｋに送られる。また、中央処理装置34が機能ブ
ロック＃ｋから被センス信号を受け取りたい場合には、
スイッチ52をアナログ・センス線48−ｋに接続する。す
ると、機能ブロック＃ｋの出力するアナログ・センス信
号がA/D変換器56に印加され、ここでディジタル化され
て中央処理装置34に入力する。
理装置34と、ｎ個の機能ブロック36,38とは、第２図の
場合と同様に、アドレス・バス40、コントロール・バス
42及びデータ・バス44を介して接続している。この従来
例ではこの他に、各機能ブロック36,38に１本のアナロ
グ・コントロール線46−１〜46−ｎ、及び１本のアナロ
グ・センス線48−１〜48−ｎを配分してあり、これらを
スイッチ50,52で選択するようにしている。即ち、中央
処理装置34が特定の機能ブロック（例えば＃ｋ）にコン
トロール信号を送信したい場合、スイッチ50をその機能
ブロックのアナログ・コントロール線46−ｋに接続し、
ディジタル・コントロール信号をD/A変換器54に出力す
る。D/A変換器54はディジタル・コントロール信号をア
ナログ化し、アナログ・コントロール信号が、スイッチ
50及びアナログ・コントロール線46−ｋを介して機能ブ
ロック＃ｋに送られる。また、中央処理装置34が機能ブ
ロック＃ｋから被センス信号を受け取りたい場合には、
スイッチ52をアナログ・センス線48−ｋに接続する。す
ると、機能ブロック＃ｋの出力するアナログ・センス信
号がA/D変換器56に印加され、ここでディジタル化され
て中央処理装置34に入力する。
［発明が解決しようとする課題］ 第２図及び第３図に図示した従来例では、各機能ブロ
ック毎にA/D変換器及びD/A変換器を設けなければなら
ず、回路規模が大きくなり、製造価格の上昇を招くとい
う欠点がある。
ック毎にA/D変換器及びD/A変換器を設けなければなら
ず、回路規模が大きくなり、製造価格の上昇を招くとい
う欠点がある。
また、第４図に図示した従来例では、A/D変換器及びD
/A変換器は各１個でよいが、各機能ブロック毎にアナロ
グ・コントロール線及びアナログ・センス線が必要にな
り、配線が複雑になるという欠点がある。この欠点は、
特に少数の機能ブロックを接続するだけのときにはさほ
ど問題ではないが、多数の機能ブロックを接続するとき
に顕著になる。
/A変換器は各１個でよいが、各機能ブロック毎にアナロ
グ・コントロール線及びアナログ・センス線が必要にな
り、配線が複雑になるという欠点がある。この欠点は、
特に少数の機能ブロックを接続するだけのときにはさほ
ど問題ではないが、多数の機能ブロックを接続するとき
に顕著になる。
そこで本発明はこれらの欠点を解消した信号処理装置
を提示することを目的とする。
を提示することを目的とする。
［課題を解決するための手段］ 本発明に係る信号処理装置は、中央処理ブロックと複
数の信号処理機能ブロックを共通のアドレス・バス、コ
ントロール・バス及びデータ・バスにより接続してなる
信号処理装置であって、当該中央処理ブロックと複数の
信号処理機能ブロックの各々との間のアナログ信号伝送
のための共通のアナログ信号線を設け、当該中央処理ブ
ロックに当該アナログ信号線に接続するD/A変換器又はA
/D変換器を設けたことを特徴とする。
数の信号処理機能ブロックを共通のアドレス・バス、コ
ントロール・バス及びデータ・バスにより接続してなる
信号処理装置であって、当該中央処理ブロックと複数の
信号処理機能ブロックの各々との間のアナログ信号伝送
のための共通のアナログ信号線を設け、当該中央処理ブ
ロックに当該アナログ信号線に接続するD/A変換器又はA
/D変換器を設けたことを特徴とする。
［作用］ 上記手段により、中央処理ブロックと各信号処理ブロ
ックとの間でのアナログ信号伝送のためD/A変換器又はA
/D変換器を、中央処理ブロックに１個設けるだけで済
む。また、アナログ信号線の数も少なくて済み、配線が
非常に簡単化される。
ックとの間でのアナログ信号伝送のためD/A変換器又はA
/D変換器を、中央処理ブロックに１個設けるだけで済
む。また、アナログ信号線の数も少なくて済み、配線が
非常に簡単化される。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図を示す。
100は複数個の機能ブロックの内のｎ番の機能ブロック
であり、102は中央処理ブロックである。中央処理ブロ
ック102と、機能ブロック100及び図示しない他の各機能
ブロックとは、アドレス・バス104、コントロール・バ
ス106及びデータ・バス108を介して共通に接続されてい
る。中央処理ブロック102はCPU110、A/D変換器112及びD
/A変換器114を具備する。D/A変換器112はCPU110から出
力されるディジタル・コントロール信号をアナログ化
し、そのアナログ・コントロール信号は、共通のアナロ
グ・コントロール線116を介して機能ブロック100及び図
示しない他の全機能ブロックに供給される。また、機能
ブロック100及び図示しない他の全機能ブロックからの
被センス信号は、共通のアナログ・センス線118を介し
てA/D変換器114に印加され、A/D変換器114はアナログ・
センス信号をディジタル化して、CPU110に供給する。
100は複数個の機能ブロックの内のｎ番の機能ブロック
であり、102は中央処理ブロックである。中央処理ブロ
ック102と、機能ブロック100及び図示しない他の各機能
ブロックとは、アドレス・バス104、コントロール・バ
ス106及びデータ・バス108を介して共通に接続されてい
る。中央処理ブロック102はCPU110、A/D変換器112及びD
/A変換器114を具備する。D/A変換器112はCPU110から出
力されるディジタル・コントロール信号をアナログ化
し、そのアナログ・コントロール信号は、共通のアナロ
グ・コントロール線116を介して機能ブロック100及び図
示しない他の全機能ブロックに供給される。また、機能
ブロック100及び図示しない他の全機能ブロックからの
被センス信号は、共通のアナログ・センス線118を介し
てA/D変換器114に印加され、A/D変換器114はアナログ・
センス信号をディジタル化して、CPU110に供給する。
CPU110は、D/A変換器112及びA/D変換器114を介してデ
ータを入力すると同時に、どの機能ブロックに対してど
のコントロール信号を出力し、又はセンス信号を要求す
るかを示す選択信号として、予めさだめた信号別のアド
レスをアドレス・バス104上に出力する。且つまた、コ
ントロール信号出力の場合いは、アナログ・コントロー
ル線116上のアナログ信号の有効期間を示す出力EN（イ
ネーブル）信号を、センス信号要求の場合にはアナログ
・センス線118の利用期間又は瞬間を示す入力EN信号
を、データ・バス108に出力する。
ータを入力すると同時に、どの機能ブロックに対してど
のコントロール信号を出力し、又はセンス信号を要求す
るかを示す選択信号として、予めさだめた信号別のアド
レスをアドレス・バス104上に出力する。且つまた、コ
ントロール信号出力の場合いは、アナログ・コントロー
ル線116上のアナログ信号の有効期間を示す出力EN（イ
ネーブル）信号を、センス信号要求の場合にはアナログ
・センス線118の利用期間又は瞬間を示す入力EN信号
を、データ・バス108に出力する。
機能ブロック100の入出力部の構成を説明する。勿
論、図示しない他の機能ブロックも基本的に同じ構造で
ある。120はアドレス・バス104及びコントロール・バス
106に接続し、CPU110から出力される上記選択信号を解
読するデコーダ、122はデータ・バス108上のデータを取
り込む入力バッファ、124は、入力バッファ122からの出
力EN信号に従い、アナログ・コントロール線116上のア
ナログ・コントロール信号をサンプル・ホールドするサ
ンプル・ホールド（S/H）回路、126はS/H回路124の出力
のバッファ・アンプである。また、128は信号処理ブロ
ック100から中央処理ブロック102に送信しようとする被
センス信号のバッファ・アンプであり、その出力は常開
のスイッチ130を介して、アナログ・センス線118に接続
する。スイッチ130は、入力バッファ122からの入力EN信
号により閉成される。
論、図示しない他の機能ブロックも基本的に同じ構造で
ある。120はアドレス・バス104及びコントロール・バス
106に接続し、CPU110から出力される上記選択信号を解
読するデコーダ、122はデータ・バス108上のデータを取
り込む入力バッファ、124は、入力バッファ122からの出
力EN信号に従い、アナログ・コントロール線116上のア
ナログ・コントロール信号をサンプル・ホールドするサ
ンプル・ホールド（S/H）回路、126はS/H回路124の出力
のバッファ・アンプである。また、128は信号処理ブロ
ック100から中央処理ブロック102に送信しようとする被
センス信号のバッファ・アンプであり、その出力は常開
のスイッチ130を介して、アナログ・センス線118に接続
する。スイッチ130は、入力バッファ122からの入力EN信
号により閉成される。
機能ブロック100の入出力動作を説明する。デコーダ1
20は、アドレス・バス104及びコントロール106上のデー
タを解読し、自分に対するCPU110のコンロール信号出力
又はセンス信号要求の場合には、入力バッファ122を起
動して、データ・バス108のデータを取り込ませる。入
力バッファ122は、データ・バス108のデータが出力EN信
号の場合には、それをS/H回路124の制御端子に印加し、
入力EN信号の場合にはスイッチ130に印加して閉成させ
る。
20は、アドレス・バス104及びコントロール106上のデー
タを解読し、自分に対するCPU110のコンロール信号出力
又はセンス信号要求の場合には、入力バッファ122を起
動して、データ・バス108のデータを取り込ませる。入
力バッファ122は、データ・バス108のデータが出力EN信
号の場合には、それをS/H回路124の制御端子に印加し、
入力EN信号の場合にはスイッチ130に印加して閉成させ
る。
即ち、CPU110のコントロール信号出力の場合には、S/
H回路124は出力EN信号により、アナログ・コントロール
線116上のアナログ信号をサンプル・ホールドし、しか
る後、バッファ・アンプ126を介して不図示の回路に供
給する。また、CPU110のセンス信号要求の場合、スイッ
チ130が閉成されて、バッファ・アンプの出力（センス
信号）がアナログ・センス線118に送出され、A/D変換器
114がそれをディジタル化して、CPU110に供給する。こ
れにより、中央処理ブロック102は、目的の機能ブロッ
ク100のセンス信号を得ることができる。
H回路124は出力EN信号により、アナログ・コントロール
線116上のアナログ信号をサンプル・ホールドし、しか
る後、バッファ・アンプ126を介して不図示の回路に供
給する。また、CPU110のセンス信号要求の場合、スイッ
チ130が閉成されて、バッファ・アンプの出力（センス
信号）がアナログ・センス線118に送出され、A/D変換器
114がそれをディジタル化して、CPU110に供給する。こ
れにより、中央処理ブロック102は、目的の機能ブロッ
ク100のセンス信号を得ることができる。
本実施例では、アナログ・コントロール信号とアナロ
グ・センス信号のために別々のアナログ信号線を用意し
たが、１本のアナログ信号線を共用してもよい。また、
選択信号、入出力EN信号をディジタル・バスを介して伝
送したが、アナログ信号線や個別のデータ線を用いても
同様の効果を得ることができる ［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、１個のD/A変換器又は１個のA/D変換器により、複
数の機能ブロックの任意の機能ブロックにアナログ・コ
ントロール信号を送信、又は複数の機能ブロックの任意
の機能ブロックのアナログ・センス信号を受信できる。
従って、各機能ブロックの回路規模を小さく出来る。ま
た、各機能ブロックと中央処理ブロックとの間に共通の
アナログ信号線を接続すればよいので、信号線の数も少
なく、配線が非常に簡単になる。
グ・センス信号のために別々のアナログ信号線を用意し
たが、１本のアナログ信号線を共用してもよい。また、
選択信号、入出力EN信号をディジタル・バスを介して伝
送したが、アナログ信号線や個別のデータ線を用いても
同様の効果を得ることができる ［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、１個のD/A変換器又は１個のA/D変換器により、複
数の機能ブロックの任意の機能ブロックにアナログ・コ
ントロール信号を送信、又は複数の機能ブロックの任意
の機能ブロックのアナログ・センス信号を受信できる。
従って、各機能ブロックの回路規模を小さく出来る。ま
た、各機能ブロックと中央処理ブロックとの間に共通の
アナログ信号線を接続すればよいので、信号線の数も少
なく、配線が非常に簡単になる。
第１図は本発明の一実施例の構成ブロック図、第２図は
従来例の構成ブロック図、第３図は第２図の機能ブロッ
クの入出力部の構成ブロック図、第４図は別の従来例の
構成ブロック図である。 100:機能ブロック、102:中央処理ブロック、104:アドレ
ス・バス、106:コントロール・バス、108:データ・バ
ス、110:CPU、112A/D変換器、114:D/A変換器、116:アナ
ログ・コントロール線、118:アナログ・センス線、120:
デコーダ、122:入力バッファ、124:サンプル・ホールド
回路、126,128:バッファ・アンプ、130:スイッチ
従来例の構成ブロック図、第３図は第２図の機能ブロッ
クの入出力部の構成ブロック図、第４図は別の従来例の
構成ブロック図である。 100:機能ブロック、102:中央処理ブロック、104:アドレ
ス・バス、106:コントロール・バス、108:データ・バ
ス、110:CPU、112A/D変換器、114:D/A変換器、116:アナ
ログ・コントロール線、118:アナログ・センス線、120:
デコーダ、122:入力バッファ、124:サンプル・ホールド
回路、126,128:バッファ・アンプ、130:スイッチ
Claims (1)
- 【請求項１】中央処理ブロックと複数の信号処理機能ブ
ロックを共通のアドレス・バス、コントロール・バス及
びデータ・バスにより接続してなる信号処理装置であっ
て、当該中央処理ブロックと複数の信号処理機能ブロッ
クの各々との間のアナログ信号伝送のための共通のアナ
ログ信号線を設け、当該中央処理ブロックに当該アナロ
グ信号線に接続するD/A変換器又はA/D変換器を設けたこ
とを特徴とする信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251288A JP2762612B2 (ja) | 1989-09-27 | 1989-09-27 | 信号処理装置 |
| US08/018,917 US5463392A (en) | 1989-09-27 | 1993-02-12 | Signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251288A JP2762612B2 (ja) | 1989-09-27 | 1989-09-27 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113995A JPH03113995A (ja) | 1991-05-15 |
| JP2762612B2 true JP2762612B2 (ja) | 1998-06-04 |
Family
ID=17220577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251288A Expired - Fee Related JP2762612B2 (ja) | 1989-09-27 | 1989-09-27 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463392A (ja) |
| JP (1) | JP2762612B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332651A (en) * | 1976-09-07 | 1978-03-28 | Yokogawa Hokushin Electric Corp | Analog operation unit |
| JPS5346581A (en) * | 1976-10-08 | 1978-04-26 | Yokogawa Hokushin Electric Corp | Recording/indicating controller |
| US4219879A (en) * | 1978-09-07 | 1980-08-26 | Hewlett-Packard Company | Digital to analog conversion system |
| US4530076A (en) * | 1983-06-28 | 1985-07-16 | The United States Of America As Represented By The Secretary Of The Navy | Frequency domain non-linear signal processing apparatus and method for discrimination against non-Gaussian interference |
| US4933676A (en) * | 1989-06-12 | 1990-06-12 | Technology 80, Inc. | Programmable multi-input A/D converter |
-
1989
- 1989-09-27 JP JP1251288A patent/JP2762612B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-12 US US08/018,917 patent/US5463392A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5463392A (en) | 1995-10-31 |
| JPH03113995A (ja) | 1991-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |