JPH03113995A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH03113995A JPH03113995A JP1251288A JP25128889A JPH03113995A JP H03113995 A JPH03113995 A JP H03113995A JP 1251288 A JP1251288 A JP 1251288A JP 25128889 A JP25128889 A JP 25128889A JP H03113995 A JPH03113995 A JP H03113995A
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- Japan
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- 230000008054 signal transmission Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- Engineering & Computer Science (AREA)
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- Control By Computers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数の信号処理機能ブロックと、各信号処理
機能ブロックを状態監視又は制御する中央処理ブロック
を具備する信号処理装置に関する。
機能ブロックを状態監視又は制御する中央処理ブロック
を具備する信号処理装置に関する。
［従来の技術］
個別に信号を行なう複数の機能ブロックを設け、１つの
中央処理装置が各機能ブロックの状態を監視し、各機能
ブロックを制御するように構成した従来の信号処理装置
では、第２図に示すように、１つの中央処理装置１０と
、ｎ個の機能ブロック１２．１４との間に、共通のアド
レス・バス１６、コントロール・バス１８及びデータ・
バス２ｏを接続し、これらのバス１６，１８．２０を介
して、各機能ブロック１２．１４のコントロール信号、
被センス信号等を伝送するようにしていた。
中央処理装置が各機能ブロックの状態を監視し、各機能
ブロックを制御するように構成した従来の信号処理装置
では、第２図に示すように、１つの中央処理装置１０と
、ｎ個の機能ブロック１２．１４との間に、共通のアド
レス・バス１６、コントロール・バス１８及びデータ・
バス２ｏを接続し、これらのバス１６，１８．２０を介
して、各機能ブロック１２．１４のコントロール信号、
被センス信号等を伝送するようにしていた。
第３図は、第２図に示す従来例の機能モジュール１２．
１４（７）、バス１６，１８，２（Ｈ：接続する入出力
回路部分の構成ブロック図を示す。アドレス・デコーダ
２２はアドレス・バス１６上のアドレス信号及びコント
ロール・バス１８上のコントロール信号により、自身に
対するコントロール信号がデータ・バス２０上にあるこ
とを検出すると、双方向バッファ２４を介してデータ・
バス２０上のディジタル・コントロール信号を取り込み
、また、制御信号２２ＡによりＤ／Ａ変換器２６を活動
状態にする。これにより、アナログ・コントロール信号
を得られる。２８はアナログ・アンプである。また、被
センス信号はアナログ・アンプ３０で増幅され、Ａ／Ｄ
変換器３２によりディジタル化され、双方向バッファ２
４を介してデータ・バス２０に送出される。
１４（７）、バス１６，１８，２（Ｈ：接続する入出力
回路部分の構成ブロック図を示す。アドレス・デコーダ
２２はアドレス・バス１６上のアドレス信号及びコント
ロール・バス１８上のコントロール信号により、自身に
対するコントロール信号がデータ・バス２０上にあるこ
とを検出すると、双方向バッファ２４を介してデータ・
バス２０上のディジタル・コントロール信号を取り込み
、また、制御信号２２ＡによりＤ／Ａ変換器２６を活動
状態にする。これにより、アナログ・コントロール信号
を得られる。２８はアナログ・アンプである。また、被
センス信号はアナログ・アンプ３０で増幅され、Ａ／Ｄ
変換器３２によりディジタル化され、双方向バッファ２
４を介してデータ・バス２０に送出される。
第４図は従来例の別の構成ブロック図を示す。
中央処理装置３４と、ｎ個の機能ブロック３６゜３８と
は、第２図の場合と同様に、アドレス・バス４０、コン
トロール・バス４２及びデータ・バス４４を介して接続
している。この従来例ではこの他に、各機能ブロック３
６．３８に１本のアナログ・コントロール線４６−１〜
４６−ｎ、及び１本のアナログ・センス線４８−１〜４
８−ｎを配分してあり、これらをスイッチ５０．５２で
選択するようにしている。即ち、中央処理装置３４が特
定の機能ブロック（例えば＃ｋ）にコントロール信号を
送信したい場合、スイッチ５０をその機能ブロックのア
ナログ・コントロール線４６−ｋに接続し、ディジタル
・コントロール信号をＤ／Ａ変換器５４に出力する。Ｄ
／Ａ変換器５４はディジタル・コントロール信号をアナ
ログ化し、アナログ・コントロール信号が、スイッチ５
０及びアナログ・コントロール線４６−ｋを介して機能
ブロック＃ｋに送られる。また、中央処理装置３４が機
能ブロック＃ｋから被センス信号を受は取りたい場合に
は、スイッチ５２をアナログ・センス線４８−ｋに接続
する。すると、機能ブロック＃にの出力するアナログ・
センス信号がＡ／Ｄ変換器５６に印加され、ここでディ
ジタル化されて中央処理装置３４に入力する。
は、第２図の場合と同様に、アドレス・バス４０、コン
トロール・バス４２及びデータ・バス４４を介して接続
している。この従来例ではこの他に、各機能ブロック３
６．３８に１本のアナログ・コントロール線４６−１〜
４６−ｎ、及び１本のアナログ・センス線４８−１〜４
８−ｎを配分してあり、これらをスイッチ５０．５２で
選択するようにしている。即ち、中央処理装置３４が特
定の機能ブロック（例えば＃ｋ）にコントロール信号を
送信したい場合、スイッチ５０をその機能ブロックのア
ナログ・コントロール線４６−ｋに接続し、ディジタル
・コントロール信号をＤ／Ａ変換器５４に出力する。Ｄ
／Ａ変換器５４はディジタル・コントロール信号をアナ
ログ化し、アナログ・コントロール信号が、スイッチ５
０及びアナログ・コントロール線４６−ｋを介して機能
ブロック＃ｋに送られる。また、中央処理装置３４が機
能ブロック＃ｋから被センス信号を受は取りたい場合に
は、スイッチ５２をアナログ・センス線４８−ｋに接続
する。すると、機能ブロック＃にの出力するアナログ・
センス信号がＡ／Ｄ変換器５６に印加され、ここでディ
ジタル化されて中央処理装置３４に入力する。
［発明が解決しようとする課題］
第２図及び第３図に図示した従来例では、各機能ブロッ
ク毎にＡ／Ｄ変換器及びＤ／Ａ変換器を設けなければな
らず、回路規模が大きくなり、製造価格の上昇を招くと
いう欠点がある。
ク毎にＡ／Ｄ変換器及びＤ／Ａ変換器を設けなければな
らず、回路規模が大きくなり、製造価格の上昇を招くと
いう欠点がある。
また、第４図に図示した従来例では、Ａ／Ｄ変換器及び
Ｄ／Ａ変換器は各１個でよいが、各機能ブロック毎にア
ナログ・コントロール線及びアナログ・センス線が必要
になり、配線が複雑になるという欠点がある。この欠点
は、特に少数の機能ブロックを接続するだけのときには
さほど問題ではないが、多数の機能ブロックを接続する
ときに顕著になる。
Ｄ／Ａ変換器は各１個でよいが、各機能ブロック毎にア
ナログ・コントロール線及びアナログ・センス線が必要
になり、配線が複雑になるという欠点がある。この欠点
は、特に少数の機能ブロックを接続するだけのときには
さほど問題ではないが、多数の機能ブロックを接続する
ときに顕著になる。
そこで本発明はこれらの欠点を解消した信号処理装置を
提示することを目的とする。
提示することを目的とする。
［課題を解決するための手段］
本発明に係る信号処理装置は、中央処理ブロックと複数
の信号処理機能ブロックを共通のアドレス・バス、コン
トロール・バス及びデータ・バスにより接続してなる信
号処理装置であって、当該中央処理ブロックと複数の信
号処理機能ブロックの各々との間のアナログ信号伝送の
ための共通のアナログ信号線を設け、当該中央処理ブロ
ックに当該アナログ信号線に接続するＤ／Ａ変換器又は
Ａ／Ｄ変換器を設けたことを特徴とする。
の信号処理機能ブロックを共通のアドレス・バス、コン
トロール・バス及びデータ・バスにより接続してなる信
号処理装置であって、当該中央処理ブロックと複数の信
号処理機能ブロックの各々との間のアナログ信号伝送の
ための共通のアナログ信号線を設け、当該中央処理ブロ
ックに当該アナログ信号線に接続するＤ／Ａ変換器又は
Ａ／Ｄ変換器を設けたことを特徴とする。
［作用］
上記手段により、中央処理ブロックと各信号処理ブロッ
クとの間でのアナログ信号伝送のためＤ／Ａ変換器又は
Ａ／Ｄ変換器を、中央処理ブロックに１個設けるだけで
済む。また、アナログ信号線の数も少なくて済み、配線
が非常に簡単化される。
クとの間でのアナログ信号伝送のためＤ／Ａ変換器又は
Ａ／Ｄ変換器を、中央処理ブロックに１個設けるだけで
済む。また、アナログ信号線の数も少なくて済み、配線
が非常に簡単化される。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の構成ブロック図を示す。１
００は複数個の機能ブロックの内のｎ番の機能ブロック
であり、１０２は中央処理ブロックである。中央処理ブ
ロック１０２と、機能ブロック１００及び図示しない他
の各機能ブロックとは、アドレス・バス１０４、コント
ロール・バス１０６及びデータ・バス１０８を介して共
通に接続されている。中央処理ブロック１０２はＣＰ（
Ｊｌｌｏ、Ａ／Ｄ変換器１１２及びＤ／Ａ変換器１１４
を具備する。Ｄ／Ａ変換器１１２はＣＰＵ１１０から出
力されるディジタル・コントロール信号をアナログ化し
、そのアナログ・コントロール信号は、共通のアナログ
・コントロール線１１６を介して機能ブロック１００及
び図示しない他の全機能ブロックに供給される。また、
機能プロツり１００及び図示しない他の全機能ブロック
からの被センス信号は、共通のアナログ・センス線１１
８を介してＡ／Ｄ変換器１１４に印加され、Ａ／Ｄ変換
器１１４はアナログ・センス信号をディジタル化して、
ＣＰＵ１１０に供給する。
００は複数個の機能ブロックの内のｎ番の機能ブロック
であり、１０２は中央処理ブロックである。中央処理ブ
ロック１０２と、機能ブロック１００及び図示しない他
の各機能ブロックとは、アドレス・バス１０４、コント
ロール・バス１０６及びデータ・バス１０８を介して共
通に接続されている。中央処理ブロック１０２はＣＰ（
Ｊｌｌｏ、Ａ／Ｄ変換器１１２及びＤ／Ａ変換器１１４
を具備する。Ｄ／Ａ変換器１１２はＣＰＵ１１０から出
力されるディジタル・コントロール信号をアナログ化し
、そのアナログ・コントロール信号は、共通のアナログ
・コントロール線１１６を介して機能ブロック１００及
び図示しない他の全機能ブロックに供給される。また、
機能プロツり１００及び図示しない他の全機能ブロック
からの被センス信号は、共通のアナログ・センス線１１
８を介してＡ／Ｄ変換器１１４に印加され、Ａ／Ｄ変換
器１１４はアナログ・センス信号をディジタル化して、
ＣＰＵ１１０に供給する。
ＣＰＵｌｌ０は、Ｄ／Ａ変換器１１２及びＡ／Ｄ変換器
１１４を介してデータを人出力すると同時に、どの機能
ブロックに対してどのコントロール信号を出力し、又は
センス信号を要求するかを示す選択信号として、予めさ
だめた信号別のアドレスをアドレス・バス１０４上に出
力する。且つまた、コントロール信号出力の場合には、
アナログ・コントロール線１１６上のアナログ信号の有
効期間を示す出力ＥＮ（イネーブル）信号を、センス信
号要求の場合にはアナログ・センス線１１８の利用期間
又は瞬間を示す入力ＥＮ信号を、データ・バス１０８に
出力する。
１１４を介してデータを人出力すると同時に、どの機能
ブロックに対してどのコントロール信号を出力し、又は
センス信号を要求するかを示す選択信号として、予めさ
だめた信号別のアドレスをアドレス・バス１０４上に出
力する。且つまた、コントロール信号出力の場合には、
アナログ・コントロール線１１６上のアナログ信号の有
効期間を示す出力ＥＮ（イネーブル）信号を、センス信
号要求の場合にはアナログ・センス線１１８の利用期間
又は瞬間を示す入力ＥＮ信号を、データ・バス１０８に
出力する。
機能ブロック１００の入出力部の構成を説明する。勿論
、図示しない他の機能ブロックも基本的に同じ構造であ
る。１２０はアドレス・バス１０４及びコントロール・
バス１０６に接続し、ＣＰＵｌｌ０から出力される上記
選択信号を解読するデコーダ、１２２はデータ・バス１
０８上のデータを取り込む入力バッファ、１２４は、入
力バッファ１２２からの出力ＥＮ信号に従い、アナログ
・コントロール線１１６上のアナログ・コントロール信
号をサンプル・ホールドするサンプル・ホールド（Ｓ／
Ｈ）回路、１２６はＳ／Ｈ回路１２４の出力のバッファ
・アンプである。また、１２８は信号処理ブロック１０
０から中央処理ブロック１０２に送信しようとする被セ
ンス信号のバッファ・アンプであり、その出力は常開の
スイッチ１３０を介して、アナログ・センス線１１８に
接続する。スイッチ１３０は、人力バッファ１２２から
の入力ＥＮ信号により閉成される。
、図示しない他の機能ブロックも基本的に同じ構造であ
る。１２０はアドレス・バス１０４及びコントロール・
バス１０６に接続し、ＣＰＵｌｌ０から出力される上記
選択信号を解読するデコーダ、１２２はデータ・バス１
０８上のデータを取り込む入力バッファ、１２４は、入
力バッファ１２２からの出力ＥＮ信号に従い、アナログ
・コントロール線１１６上のアナログ・コントロール信
号をサンプル・ホールドするサンプル・ホールド（Ｓ／
Ｈ）回路、１２６はＳ／Ｈ回路１２４の出力のバッファ
・アンプである。また、１２８は信号処理ブロック１０
０から中央処理ブロック１０２に送信しようとする被セ
ンス信号のバッファ・アンプであり、その出力は常開の
スイッチ１３０を介して、アナログ・センス線１１８に
接続する。スイッチ１３０は、人力バッファ１２２から
の入力ＥＮ信号により閉成される。
機能ブロック１００の入出力動作を説明する。
デコーダ１２０は、アドレス・バス１０４及びコントロ
ール１０６上のデータを解読し、自分に対するＣＰＵＩ
１０のコンロール信号出力又はセンス信号要求の場合
には、入力バッファ１２２を起動じて、データ・バス１
０８のデータを取り込ませる。入力バッファ１２２は、
データ・バス１０８のデータが出力ＥＮ信号の場合には
、それをＳ／Ｈ回路１２４の制御端子に印加し、入力Ｅ
Ｎ信号の場合にはスイッチ１３０に印加して閉成させる
。
ール１０６上のデータを解読し、自分に対するＣＰＵＩ
１０のコンロール信号出力又はセンス信号要求の場合
には、入力バッファ１２２を起動じて、データ・バス１
０８のデータを取り込ませる。入力バッファ１２２は、
データ・バス１０８のデータが出力ＥＮ信号の場合には
、それをＳ／Ｈ回路１２４の制御端子に印加し、入力Ｅ
Ｎ信号の場合にはスイッチ１３０に印加して閉成させる
。
即ち、ＣＰＵ１１０のコントロール信号出力の場合には
、Ｓ／Ｈ回路１２４は出力ＥＮ信号により、アナログ・
コントロール線１１６上のアナログ信号をサンプル・ホ
ールドし、しかる後、バッファ・アンプ１２６を介して
不図示の回路に供給する。
、Ｓ／Ｈ回路１２４は出力ＥＮ信号により、アナログ・
コントロール線１１６上のアナログ信号をサンプル・ホ
ールドし、しかる後、バッファ・アンプ１２６を介して
不図示の回路に供給する。
また、ＣＰＵｌｌ０のセンス信号要求の場合、スイッチ
１３０が閉成されて、バッファ・アンプの出力（センス
信号）がアナログ・センス線１１８に送出され、Ａ／Ｄ
変換器１１４がそれをディジタル化して、ＣＰＵ１１０
に供給する。これにより、中央処理ブロック１０２は、
目的の機能ブロック１００のセンス信号を得ることがで
きる。
１３０が閉成されて、バッファ・アンプの出力（センス
信号）がアナログ・センス線１１８に送出され、Ａ／Ｄ
変換器１１４がそれをディジタル化して、ＣＰＵ１１０
に供給する。これにより、中央処理ブロック１０２は、
目的の機能ブロック１００のセンス信号を得ることがで
きる。
本実施例では、アナログ・コントロール信号とアナログ
・センノ信号のために別々のアナログ信号線を用意した
が、１本のアナログ信号線を共用してもよい。また、選
択信号、入出力ＥＮ信号をディジタル・バスを介して伝
送したが、アナログ信号線や個別のデータ線を用いても
同様の効果を得ることができる。
・センノ信号のために別々のアナログ信号線を用意した
が、１本のアナログ信号線を共用してもよい。また、選
択信号、入出力ＥＮ信号をディジタル・バスを介して伝
送したが、アナログ信号線や個別のデータ線を用いても
同様の効果を得ることができる。
［発明の効果］
以上の説明から容易に理解できるように、本発明によれ
ば、１個のＤ／Ａ変換器又は１個のＡ／Ｄ変換器により
、複数の機能ブロックの任意の機能ブロックにアナログ
・コントロール信号を送信、又は複数の機能ブロックの
任意の機能ブロックのアナログ・センス信号を受信でき
る。従って、各機能ブロックの回路規模を小さく出来る
。また、各機能ブロックと中央処理ブロックとの間に共
通のアナログ信号線を接続すればよいので、信号線の数
も少なく、配線が非常に簡単になる。
ば、１個のＤ／Ａ変換器又は１個のＡ／Ｄ変換器により
、複数の機能ブロックの任意の機能ブロックにアナログ
・コントロール信号を送信、又は複数の機能ブロックの
任意の機能ブロックのアナログ・センス信号を受信でき
る。従って、各機能ブロックの回路規模を小さく出来る
。また、各機能ブロックと中央処理ブロックとの間に共
通のアナログ信号線を接続すればよいので、信号線の数
も少なく、配線が非常に簡単になる。
第１図は本発明の一実施例の構成ブロック図、第２図は
従来例の構成ブロック図、第３図は第２図の機能ブロッ
クの入出力部の構成ブロック図、第４図は別の従来例の
構成ブロック図である。 ｌ００：機能ブロック １０２：中央処理ブロック １
０４ニアドレス・バス １０６：コントロール・バス
１０８：データ・バス １１０：ＣＰＵ １１２Δ／
Ｄ変換器 １１４ ： Ｄ／Ａ変換器 １１６：アナロ
グ・コントロール線 １１８：アナログ・センス線 １
２０：デコーダ １２２：入力バッファ １２４：サン
プル・ホールド回路 １２６．１２８：バッファ・アン
プ １３０：スイッチ
従来例の構成ブロック図、第３図は第２図の機能ブロッ
クの入出力部の構成ブロック図、第４図は別の従来例の
構成ブロック図である。 ｌ００：機能ブロック １０２：中央処理ブロック １
０４ニアドレス・バス １０６：コントロール・バス
１０８：データ・バス １１０：ＣＰＵ １１２Δ／
Ｄ変換器 １１４ ： Ｄ／Ａ変換器 １１６：アナロ
グ・コントロール線 １１８：アナログ・センス線 １
２０：デコーダ １２２：入力バッファ １２４：サン
プル・ホールド回路 １２６．１２８：バッファ・アン
プ １３０：スイッチ
Claims (1)
- 中央処理ブロックと複数の信号処理機能ブロックを共通
のアドレス・バス、コントロール・バス及びデータ・バ
スにより接続してなる信号処理装置であって、当該中央
処理ブロックと複数の信号処理機能ブロックの各々との
間のアナログ信号伝送のための共通のアナログ信号線を
設け、当該中央処理ブロックに当該アナログ信号線に接
続するＤ／Ａ変換器又はＡ／Ｄ変換器を設けたことを特
徴とする信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251288A JP2762612B2 (ja) | 1989-09-27 | 1989-09-27 | 信号処理装置 |
| US08/018,917 US5463392A (en) | 1989-09-27 | 1993-02-12 | Signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251288A JP2762612B2 (ja) | 1989-09-27 | 1989-09-27 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113995A true JPH03113995A (ja) | 1991-05-15 |
| JP2762612B2 JP2762612B2 (ja) | 1998-06-04 |
Family
ID=17220577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251288A Expired - Fee Related JP2762612B2 (ja) | 1989-09-27 | 1989-09-27 | 信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463392A (ja) |
| JP (1) | JP2762612B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332651A (en) * | 1976-09-07 | 1978-03-28 | Yokogawa Hokushin Electric Corp | Analog operation unit |
| JPS5346581A (en) * | 1976-10-08 | 1978-04-26 | Yokogawa Hokushin Electric Corp | Recording/indicating controller |
| US4219879A (en) * | 1978-09-07 | 1980-08-26 | Hewlett-Packard Company | Digital to analog conversion system |
| US4530076A (en) * | 1983-06-28 | 1985-07-16 | The United States Of America As Represented By The Secretary Of The Navy | Frequency domain non-linear signal processing apparatus and method for discrimination against non-Gaussian interference |
| US4933676A (en) * | 1989-06-12 | 1990-06-12 | Technology 80, Inc. | Programmable multi-input A/D converter |
-
1989
- 1989-09-27 JP JP1251288A patent/JP2762612B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-12 US US08/018,917 patent/US5463392A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5463392A (en) | 1995-10-31 |
| JP2762612B2 (ja) | 1998-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |