JP2748797B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2748797B2
JP2748797B2 JP4267006A JP26700692A JP2748797B2 JP 2748797 B2 JP2748797 B2 JP 2748797B2 JP 4267006 A JP4267006 A JP 4267006A JP 26700692 A JP26700692 A JP 26700692A JP 2748797 B2 JP2748797 B2 JP 2748797B2
Authority
JP
Japan
Prior art keywords
gate electrode
channel layer
drain
source
electron
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4267006A
Other languages
English (en)
Other versions
JPH06120521A (ja
Inventor
一夫 林
琢二 園田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4267006A priority Critical patent/JP2748797B2/ja
Priority to US08/130,885 priority patent/US5365078A/en
Priority to FR9311914A priority patent/FR2696583B1/fr
Publication of JPH06120521A publication Critical patent/JPH06120521A/ja
Application granted granted Critical
Publication of JP2748797B2 publication Critical patent/JP2748797B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66469—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with one- or zero-dimensional channel, e.g. quantum wire field-effect transistors, in-plane gate transistors [IPG], single electron transistors [SET], Coulomb blockade transistors, striped channel transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に超高
速スイッチング素子として動作することができ、また超
低雑音トランジスタとして動作することができる電界効
果トランジスタ（ＦＥＴ）に関するものである。
【０００２】
【従来の技術】図８は従来の２次元電子ＦＥＴの概略的
な構造を示す図である。同図で、半導体基板１上にＧａ
ＡｓやＩｎＧａＡｓ等からなるノンドープチャンネル層
２と、ＩｎＡｌＡｓ、ＡｌＧａＡｓ、ＧａＡｓ等からな
るｎ型ドープ層の電子供給層３とが積層して形成されて
いる。電子供給層３上にはソース電極４、ドレイン電極
５、およびゲート電極６が設けられている。
【０００３】周知のように電子供給層３はチャンネル層
２よりも電子親和力の小さい材料で作られるため、この
ＦＥＴでは、電子供給層３にドープされたドナーにより
生成されたキャリアはノンドープチャンネル層２へ移動
し、該チャンネル層２中に量子力学的にｚ方向の自由度
が失われた２次元電子ガス層（２ＤＥＧ層）７が形成さ
れる。２次元電子ガス（２ＤＥＧ）は不純物がドープさ
れていないチャンネル層２中を移動するため、不純物散
乱が少なく、従って電子の移動度が大きく、このＦＥＴ
は高速動作が可能であるという特徴を有している。しか
し、図８の従来のＦＥＴは、電子ガスがチャンネル層２
中をソースからドレインに向けて移動する際に、ｚ方向
への散乱は抑えられるが、点線で示すようにｙ方向への
散乱あるいはｙ方向の成分を含む散乱を受けるため、高
速化、低雑音化を図る上で限界があった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、図８に示す従来の半導体装置では電子ガスはｙ方
向の成分を含む散乱を受けるため、一層の高速化、低雑
音化が不可能であるという点である。本発明は、電子ガ
スのｚ方向の自由度は勿論のこと、ｙ方向の自由度もな
くして、チャンネル層中の電子ガスを１次元化すること
により、半導体装置の動作を一層高速化すると共に低雑
音化を計ることを目的としたものである。
【０００５】
【課題を解決するための手段】本願の第１の発明は、半
導体基板上にチャンネル層と電子供給層とを積層して形
成すると共に、上記電子供給層上の少なくともゲート電
極直下の電子供給層の表面にソース−ドレイン間のチャ
ンネルの方向と直交する方向に所定のピッチでくり返す
波形凹凸を形成し、この波形凹凸の表面上に設けられた
ゲート電極に印加されるバイアス電圧に応じて上記ゲー
ト電極直下のチャンネル層中の電子ガスを１次元化した
ものである。
【０００６】本発明の第２の発明は、半導体基板上にチ
ャンネル層と電子供給層とを積層して形成すると共に、
上記電子供給層の表面全体にソース−ドレイン間のチャ
ンネルの方向と直交する方向に所定のピッチでくり返す
同一深さの波形凹凸を形成し、上記電子供給層の波形凹
凸表面上にソース電極、ドレイン電極およびゲート電極
を設けてなり、上記チャンネル層中の電子ガスをソース
−ドレイン間全体にわたって１次元化し、上記ゲート電
極に印加されるバイアス電圧を調整することにより上記
ゲート電極直下のチャンネル層中の１次元化された電子
ガスの細線化の程度を調整するものである。
【０００７】本願の第３の発明は、半導体基板上の電子
供給層のゲート電極直下の領域とそれ以外の領域とで異
なる厚みを有し、且つ上記電子供給層の表面にソース−
ドレイン間のチャンネルの方向と直交する方向に所定の
ピッチでくり返す波形凹凸を設け、ソース−ゲート間、
ゲート−ドレイン間のチャンネル層中では電子ガスを常
に１次元化し、ゲート電極直下のチャンネル層中では、
該ゲートに印加されるバイアス電圧に応じて電子ガスを
１次元化したものである。
【０００８】本願の第４の発明は、半導体基板上の電子
供給層のゲート電極直下の領域の表面にソース−ドレイ
ン間のチャンネルの方向と直交する方向に所定のピッチ
でくり返す第１の波形凹凸を形成し、それ以外の領域の
表面に上記チャンネルの方向と直交する方向に上記第１
の波形凹凸に対してくり返しの位相が１８０°シフトし
た第２の波形凹凸を設けてなり、上記ソース−ゲート
間、ゲート−ドレイン間のチャンネル層中では電子ガス
は常に１次元化されており、上記ゲート電極に印加され
るバイアス電圧に応じて上記ゲート電極直下のチャンネ
ル層中の電子ガスが１次元化されているときはソース−
ドレイン間は遮断状態になり、上記ゲート電極に印加さ
れるバイアス電圧に応じて上記ゲート電極直下のチャン
ネル層中の電子ガスが２次元化されたときのみ上記ソー
ス−ドレイン間が導通状態になるものである。
【０００９】
【作用】本願の第１〜第４の発明に係る半導体装置はい
ずれもゲート電極に印加されるバイアス電圧に応じてチ
ャンネル層中の電子ガスが１次元化されるから、半導体
装置の動作が一層高速化し、また電子ガスの散乱に基因
する雑音が低下する。また、電子供給層の表面の凹凸は
波形に形成されているから、ゲート電極に印加されるバ
イアス電圧を調整することによりチャンネル層中の電子
ガスの１次元化の程度、つまり１次元化された電子ガス
の細線化の程度を調整することができる。
【００１０】
【実施例】図１は本発明の半導体装置の第１の実施例の
斜視図で、例えばＧａＡｓあるいはＩｎＰからなる半導
体基板１１上にＧａＡｓやＩｎＧａＡｓ等からなるノン
ドープチャンネル層１２と、ＩｎＡｌＡｓ、ＡｌＧａＡ
ｓ、ＧａＡｓ等からなるｎ型ドープ層の電子供給層１３
とが例えばエピタキシャル成長法により形成されてい
る。電子供給層１３上にはソース電極１４、ドレイン電
極１５がそれぞれ設けられている。本発明の半導体装置
の第１の実施例では、電子供給層１３の表面のゲート電
極が設けられる部分にはソース−ドレイン間のチャンネ
ルの方向と直交する方向に所定のピッチでくり返す波形
凹凸が形成されており、この波形凹凸が形成された表面
にゲート電極１６が設けられている。
【００１１】図２は本発明の半導体装置の第２の実施例
の斜視図で、図１に示す第１の実施例と同様にＧａＡ
ｓ、ＩｎＰ等からなる半導体基板１１上にＧａＡｓやＩ
ｎＧａＡｓ等からなるノンドープチャンネル層２２とＩ
ｎＡｌＡｓ、ＡｌＧａＡｓ、ＧａＡｓ等からなるｎ型ド
ープ層の電子供給層２３とが例えばエピタキシャル成長
法により形成されている。この第２の実施例では、電子
供給層２３の表面全体にチャンネルの方向と直交する方
向に所定のピッチでくり返す波形凹凸が形成されてお
り、この波形凹凸が形成された表面にソース電極２４、
ドレイン電極２５、ゲート電極２６が設けられている。
【００１２】図３、図４は図１、図２の各実施例におけ
るゲート電極の位置における断面図である。図３
（ａ）、（ｂ）で、３１は半導体基板、３２はノンドー
プチャンネル層、３３は電子供給層、３６はゲート電極
である。図３では電子供給層３３は充分な厚みがあり、
ゲート電極３６に印加されるゲートバイアス電圧Ｖg が
浅い間は図３（ａ）に示すようにチャンネル層３２中の
電子ガス３７は２次元的で、チャンネル方向ｘの他にチ
ャンネルと直交するｙ方向にも移動可能で、チャンネル
層中の電子ガスは２次元的である。ゲートバイアス電圧
Ｖg がある大きさ以上に深くなると、図３（ｂ）に示す
ようにチャンネル層は細線状になってゲート電極３６の
凹部の直下では、電子ガスはｙ方向にも閉じ込められ、
電子ガスは３８で示すように１次元化されて、電子細線
状になる。また、ゲートバイアス電圧Ｖg を深くするに
つれて１次元化された電子ガスは一層細線化される。
【００１３】図４はゲート電極の凹部直下の電子供給層
が非常に薄いか存在しない場合の例で、４１は半導体基
板、４２はノンドープチャンネル層、４３はゲート電極
４６の凹部で分断されて細線化された電子供給層を示
す。この構造では、チャンネル層４２中の電子ガス４７
は常に１次元化されている。ゲート電極４６に印加され
るゲートバイアス電圧の大きさを調整することにより、
チャンネル層４２中の１次元化された電子ガス４７の細
線化の程度が調整されることは図３の実施例と同様であ
る。
【００１４】図１の実施例では、ゲート電極１６の直下
の電子供給層１３の構造は図３に示す通りで、前述のよ
うにゲートバイアス電圧Ｖg がある大きさ以下のときは
チャンネル層１２中の電子ガスは図３（ａ）に示すよう
に２ＤＥＧであるが、ゲートバイアス電圧Ｖg がある大
きさを越えると、チャンネル層１２中の電子ガスは図３
（ｂ）に示すようにｚ方向のみならずチャンネル方向ｘ
に直交するｙ方向にも閉じ込められ、チャンネル層１２
中の電子ガスは１次元電子細線化され、半導体装置の高
速動作、低雑音化が達成される。なお、図１の半導体装
置が図３（ａ）のように２ＤＥＧで動作するときは通常
のＦＥＴと同じで、比較的大きな電流を取扱うことがで
きる。
【００１５】従って、図１に関するいずれの実施例にお
いても電子供給層１３、３３、４３の表面は波形凹凸を
なしているから、その上に設けられたゲート電極に印加
されるゲートバイアス電圧Ｖg を調整することにより、
チャンネル層中の１次元化された電子ガスの細線化の程
度を調整することができる。よって、高速動作、低雑音
化が特に要求されるときはゲートバイアス電圧Ｖg を深
くして電子ガスを細線化し、駆動電流をある程度大きく
する必要のあるときは、ゲートバイアス電圧Ｖg を浅く
して電子ガスの細線化の程度を低くすればよい。
【００１６】図２の実施例では半導体基板上の電子供給
層２３の表面全体に波形凹凸が形成されているが、ゲー
ト電極２６の直下の電子供給層２３の厚みと、ソース電
極２４およびドレイン電極２５の直下の電子供給層２３
の厚みにより次の３つの変形例がある。第１の変形例
は、電子供給層２３の表面の波形凹凸が全面にわたって
図３の場合で、この場合は図１の実施例と同様にゲート
電極２６に印加されるバイアス電圧Ｖg がある大きさ以
下のときは、チャンネル層１２中の電子ガスは図３
（ａ）に示すように２ＤＥＧであるが、ある大きさ以上
になると電子はｙ方向にも閉じ込められて、チャンネル
層１２中の電子ガスは図３（ｂ）に示すように１次元化
され、高速化、低雑音化が達成される。この例では、電
子供給層２６の表面のゲート電極２６が形成される部分
だけに選択的に波形凹凸を形成するのではなく、電子供
給層２３の表面全体に一様な形の波形凹凸を形成するか
ら、図１のＦＥＴに比して製造が容易である。ゲートバ
イアス電圧Ｖg を調整することによりチャンネル層１２
中の１次元化された電子ガスの細線化の程度が調整され
ることは図１に関する実施例と同様である。
【００１７】図２の実施例の第２の変形例は、電子供給
層２３の表面の波形凹凸が全面にわたって図４の場合
で、この場合は、ゲート電極２６の直下のチャンネル層
中だけでなく、ソース−ゲート間、ゲート−ソース間も
１ＤＥＧ化されているから、一層の高速化、低雑音化が
得られ、さらにソース、ドレインの各寄生抵抗Ｒs 、Ｒ
d が小さくなり、このことも高速化、低雑音化に寄与す
る。
【００１８】図２の実施例の第３の変形例は、ゲート電
極２６が形成される部分の電子供給層２３の表面の波形
凹凸が図３で、それ以外の部分の波形凹凸が図４の場合
である。この場合は、前述の第１の変形例と同様にゲー
ト電極２６に印加されるバイアス電圧Ｖg によってチャ
ンネル領域の電子ガスを１次元化することができ、しか
もソース−ゲート間、ゲート−ドレイン間は構造的に常
に１次元化されているから、寄生抵抗Ｒs 、Ｒd が減少
し、先の各例と同様に動作の高速化、低雑音化が達成さ
れる。ゲートバイアス電圧Ｖg を調整することにより１
次元化された電子ガスの細線化の程度を調整できること
は前述の各実施例と同様である。
【００１９】以上の各実施例の動作を平面図の形で模型
的に説明すると次のようになる。図５は図１の実施例、
図２の実施例の第１の変形例に係る半導体装置の動作を
示す図で、ソース電極、ドレイン電極、ゲート電極をそ
れぞれ代表的に１４、１５、１６で表わす。図５から明
らかなように、これらのＦＥＴでは、ゲート電極直下の
チャンネル層中の電子ガスが１次元化され、１ＤＥＧと
なっている。
【００２０】図６は図２の実施例の第２の変形例、第３
の変形例の各半導体装置の動作を示し、ゲート電極２６
の直下だけではなく、ソース電極２４からドレイン電極
２５までの全チャンネル層中の電子ガスが１次元化され
て１ＤＥＧになっている。図７は図２の実施例の第２の
変形例、第３の変形例において、ゲート電極２６の直下
のチャンネル層中の１ＤＥＧの周期とそれ以外の部分の
１ＤＥＧの周期を１８０°シフトさせたもので、この例
では、ゲート電極２６に印加されるバイアス電圧Ｖg を
深くして、ゲート電極直下のチャンネル層中の電子ガス
を図示のように１次元化したときはソース−ドレイン間
に電流が流れず、バイアス電圧Ｖg を浅くしてゲート電
極直下のチャンネル層中の電子ガスを２次元化したとき
のみソース−ドレイン間に電流が流れ、高速スイッチン
グ素子として動作する。
【００２１】
【発明の効果】以上説明したように、本願発明の半導体
装置では、ゲートバイアス電圧を調整することにより、
チャンネル層中の電子ガスがｚ方向のみならずｙ方向に
も閉じ込められて１次元化されるから、電子ガスがチャ
ンネルの方向ｘと直交するｙ方向に散乱を受けるのが防
止され、従来の半導体装置に比して一層の高速動作が可
能になり、また電子ガスのｙ方向への散乱が防止される
ことにより、雑音も極めて小さくなるという効果が得ら
れる。よって、本発明の半導体装置は、超高速、低雑音
動作が可能な信号処理回路、スイッチング素子として最
適である。さらに、本願発明の半導体装置では、ゲート
バイアス電圧の大きさを調整することによりチャンネル
層中の１次元化された電子ガスの細線化の程度、つまり
電子ガスの太さを調整することができるから、電子供給
層の表面の凹凸のピッチが多少大きくても、ゲートバイ
アス電圧を調整することにより、十分に細線化された１
次元化電子ガスを生成することができるという効果が得
られる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の第１の実施例の斜視図
である。
【図２】 本発明の半導体装置の第２の実施例の斜視図
である。
【図３】 本発明の半導体装置の第１の実施例の第１の
構成例の動作を説明するためのゲート電極の位置におけ
る断面図で、（ａ）はゲートバイアス電圧Ｖg がある大
きさ以下のときの電子ガスの状態（２ＤＥＧ）を示し、
（ｂ）はゲートバイアス電圧Ｖg がある大きさ以上のと
きの電子ガスの状態（１ＤＥＧ）を示す図である。
【図４】 本発明の半導体装置の第２の実施例の第２の
構成例の動作を説明するためのゲート電極の位置におけ
る断面図である。
【図５】 本発明の半導体装置における電子ガスの１次
元化用の細線構造の第１の例を模型的に示した平面図で
ある。
【図６】 本発明の半導体装置における電子ガスの１次
元化用の細線構造の第２の例を模型的に示した平面図で
ある。
【図７】 本発明の半導体装置における電子ガスの１次
元化用の細線構造の第３の例を模型的に示した平面図で
ある。
【図８】 電子ガスが２ＤＥＧ化された従来の半導体装
置の一例を示す斜視図である。
【符号の説明】
１１ 半導体基板 １２ チャンネル層 １３ 電子供給層 １４ ソース電極 １５ ドレイン電極 １６ ゲート電極 ２１ 半導体基板 ２２ チャンネル層 ２３ 電子供給層 ２４ ソース電極 ２５ ドレイン電極 ２６ ゲート電極 ３１ 半導体基板 ３２ チャンネル層 ３３ 電子供給層 ３６ ゲート電極 ３７ 電子ガス ３８ １次元化された電子ガス ４１ 半導体基板 ４２ チャンネル層 ４３ 電子供給層 ４６ ゲート電極 ４７ １次元化された電子ガス

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上にチャンネル層と電子供給
    層とを積層して形成すると共に、上記電子供給層上にソ
    ース電極、ドレイン電極およびゲート電極を設け、少な
    くともゲート電極直下の電子供給層の表面にソース−ド
    レイン間のチャンネルの方向と直交する方向に所定のピ
    ッチでくり返す波形凹凸を形成し、上記ゲート電極に印
    加されるバイアス電圧に応じて上記ゲート電極直下のチ
    ャンネル層中の電子ガスを１次元化することを特徴とす
    る半導体装置。
  2. 【請求項２】 半導体基板上にチャンネル層と電子供給
    層とを積層して形成すると共に、上記電子供給層上にソ
    ース電極、ドレイン電極およびゲート電極を設け、上記
    電子供給層の表面全体にソース−ドレイン間のチャンネ
    ルの方向と直交する方向に所定のピッチでくり返す同一
    深さの波形凹凸を形成し、上記チャンネル層中の電子ガ
    スをソース−ドレイン間全体にわたって１次元化し、上
    記ゲート電極に印加されるバイアス電圧を調整すること
    により上記ゲート電極直下のチャンネル層中の１次元化
    された電子ガスの細線化の程度を調整することを特徴と
    する半導体装置。
  3. 【請求項３】 半導体基板上にチャンネル層と電子供給
    層とを積層して形成すると共に、上記電子供給層上にソ
    ース電極、ドレイン電極およびゲート電極を設け、上記
    電子供給層のゲート電極直下の領域とそれ以外の領域と
    で異なる厚みを有し、且つ上記電子供給層の表面にソー
    ス−ドレイン間のチャンネルの方向と直交する方向に所
    定のピッチでくり返す波形凹凸を形成し、ソース−ゲー
    ト間、ゲート−ドレイン間のチャンネル層中では電子ガ
    スを常に１次元化し、ゲート直下のチャンネル層中で
    は、該ゲート電極に印加されるバイアス電圧に応じて電
    子ガスを１次元化することを特徴とする半導体装置。
  4. 【請求項４】 半導体基板上にチャンネル層と電子供給
    層とを積層して形成すると共に、上記電子供給層上にソ
    ース電極、ドレイン電極およびゲート電極を設け、上記
    ゲート電極直下の電子供給層の表面にソース−ドレイン
    間のチャンネルの方向と直交する方向に所定のピッチで
    くり返す第１の波形凹凸を形成し、上記電子供給層の上
    記ゲート電極直下以外の表面に上記第１の波形凹凸に対
    してくり返しの位相が１８０°シフトした第２の波形凹
    凸を形成し、上記ソース−ゲート間、ゲート−ドレイン
    間のチャンネル層中では電子ガスは常に１次元化されて
    おり、上記ゲート電極に印加されるバイアス電圧に応じ
    て上記ゲート電極直下のチャンネル層中の電子ガスが１
    次元化されているときはソース−ドレイン間は遮断状態
    になり、上記ゲート電極に印加されるバイアス電圧に応
    じて上記ゲート電極直下のチャンネル層中の電子ガスが
    ２次元化されたときのみ上記ソース−ドレイン間は導通
    状態になることを特徴とする半導体装置。
JP4267006A 1992-10-06 1992-10-06 半導体装置 Expired - Lifetime JP2748797B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4267006A JP2748797B2 (ja) 1992-10-06 1992-10-06 半導体装置
US08/130,885 US5365078A (en) 1992-10-06 1993-10-04 Semiconductor device and method of making it
FR9311914A FR2696583B1 (fr) 1992-10-06 1993-10-06 Dispositif a semiconducteurs, a couche de canal et couche d'alimentation en electrons, et procede de fabrication.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4267006A JP2748797B2 (ja) 1992-10-06 1992-10-06 半導体装置

Publications (2)

Publication Number Publication Date
JPH06120521A JPH06120521A (ja) 1994-04-28
JP2748797B2 true JP2748797B2 (ja) 1998-05-13

Family

ID=17438751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4267006A Expired - Lifetime JP2748797B2 (ja) 1992-10-06 1992-10-06 半導体装置

Country Status (3)

Country Link
US (1) US5365078A (ja)
JP (1) JP2748797B2 (ja)
FR (1) FR2696583B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833980B1 (en) * 1999-05-10 2004-12-21 Hitachi, Ltd. Magnetoelectric device
US7170118B2 (en) * 2003-08-01 2007-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor (FET) device having corrugated structure and method for fabrication thereof
US6928878B1 (en) * 2004-09-28 2005-08-16 Rosemount Aerospace Inc. Pressure sensor
KR100782941B1 (ko) * 2006-12-29 2007-12-07 한국과학기술연구원 Ω 형상의 채널을 갖는 고이동도 트랜지스터
US9331211B2 (en) * 2009-08-28 2016-05-03 X-Fab Semiconductor Foundries Ag PN junctions and methods
GB0915501D0 (en) * 2009-09-04 2009-10-07 Univ Warwick Organic photosensitive optoelectronic devices
US8907350B2 (en) * 2010-04-28 2014-12-09 Cree, Inc. Semiconductor devices having improved adhesion and methods of fabricating the same
CN105895686A (zh) * 2016-01-21 2016-08-24 苏州能讯高能半导体有限公司 高电子迁移率晶体管器件及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2609587B2 (ja) * 1986-04-21 1997-05-14 株式会社日立製作所 半導体装置
JPS63232374A (ja) * 1987-03-20 1988-09-28 Fujitsu Ltd 半導体装置
JPH0812913B2 (ja) * 1988-11-07 1996-02-07 日本電気株式会社 半導体装置及びその製造方法
JP2629408B2 (ja) * 1989-06-29 1997-07-09 日本電気株式会社 電界効果トランジスタおよびその製造方法
JP3194941B2 (ja) * 1990-03-19 2001-08-06 富士通株式会社 半導体装置
JPH05283711A (ja) * 1992-03-31 1993-10-29 Fujitsu Ltd 量子細線及び量子箱並びに量子細線、量子箱を用いた半導体装置

Also Published As

Publication number Publication date
US5365078A (en) 1994-11-15
FR2696583B1 (fr) 1996-01-26
JPH06120521A (ja) 1994-04-28
FR2696583A1 (fr) 1994-04-08

Similar Documents

Publication Publication Date Title
JP2528537B2 (ja) 電界効果トランジスタ
JPH027532A (ja) 積層チャネル電界効果トランジスタ
JP2748797B2 (ja) 半導体装置
US5448086A (en) Field effect transistor
JP2722885B2 (ja) 電界効果トランジスタ
US5541424A (en) Permeable base transistor having laminated layers
JP2666970B2 (ja) 半導体装置
JPH07142706A (ja) ヘテロ接合半導体装置の製造方法およびヘテロ接合半導体装置
JPH02109360A (ja) 半導体装置
JPH07161727A (ja) ヘテロバイポーラトランジスタ
JP2001127281A (ja) 半導体装置
JP3503094B2 (ja) 絶縁ゲート型静電誘導トランジスタ
JP2671856B2 (ja) トンネルトランジスタ及びその製造方法
JPS63232374A (ja) 半導体装置
JPS62209864A (ja) 半導体装置
JP3171278B2 (ja) 量子箱半導体装置
KR100379614B1 (ko) 이종접합 바이폴라 트랜지스터 및 그 제조방법
JPH0350743A (ja) 半導体装置
JPS5990963A (ja) 静電誘導型半導体装置
JPH01202872A (ja) 半導体装置の製造方法
JPH0797633B2 (ja) 電界効果トランジスタ
JP2000101065A (ja) 半導体素子
JPH04321235A (ja) 半導体装置
JPS63186479A (ja) 電界効果トランジスタ
JPH02239634A (ja) 半導体素子